匹配滤波

关键词： 接收机 时钟 匹配 频率

匹配滤波（精选八篇）

匹配滤波 篇1

高速数据传输系统中,基带数据速率可高达几百兆,如果以传统的串行方式对数据进行处理,接收机的工作时钟频率会很高,给硬件电路实现带来了许多困难,尤其是对于处于接收机中工作时钟频率较高部分的数字匹配滤波器的实现。因此,针对高速数据传输系统,提出对匹配滤波器进行并行处理。有限脉冲响应(Finite Impulse Response,FIR)滤波器具有稳定、线性相位和对称性的特点,是常用的数字滤波器结构,因此常用FIR滤波器来设计和实现匹配滤波器。

1 匹配滤波器原理

匹配滤波器是指输出信噪比最大的最佳线性滤波器。若滤波器的输出端能够获得最大信噪比,就能对受到高斯白噪声干扰的信号进行最佳检测,从而提高系统的检测性能。“匹配”之意为滤波器的冲激响应与所检测的脉冲信号是相匹配的。

匹配滤波器的传输函数为:

H(ω)=KS*(ω)e-jωt0。 (1)

式中,S*(ω)为输入信号s(t)的频谱函数S(ω)的复共轭。匹配滤波器的冲激响应为:

h(t)=Ks(t0-t)。 (2)

匹配滤波器的冲激响应是信号s(t)的镜像信号s(-t)在时间上在平移t0。为了物理可实现匹配滤波器,一般选择t0在信号终止的时刻,即t0=T,T为信号持续时间。

引起基带数据传输系统产生比特差错的另一个原因是传输符号间的码间干扰。较为常用的满足无码间干扰条件的传输函数是具有升余弦特性的传输函数,它的时域表达式为:

$h(t)=\frac{\sin (\text{π}t/{\rm T}{}_{\text{s}})}{\text{π}t/{\rm T}{}_{\text{s}}}\cdot \frac{\cos (\alpha \text{π}t/{\rm T}{}_{\text{s}})}{1-4\alpha {}^{2}t{}^2/{\rm T}{}_{\text{s}}{}^2}$。 (3)

式中,α为滚降因子,在(0,1)区间取值,α较大时,时域波形衰减快,振荡小,利于减小码间干扰和定时误差,但系统占用频带宽,频带利用率低,带内噪声对信号影响增大。相反,α较小时,系统频带利用率提高了,噪声干扰减小,但时域波形衰减慢了,对于码间干扰和定时误差影响加大。实际应用都会折衷选择α。

而要得到最佳基带传输系统,就要使发端成形滤波器和收端匹配滤波器都满足平方根升余弦特性的。FIR数字滤波器具有线性相位和对称特性,因此在实际中常用FIR滤波器结构实现成形/匹配滤波。

2 并行匹配滤波器算法分析

2.1 并行匹配滤波器原理

匹配滤波器进行并行处理的原理是,处理过程中有一些互不相关的运算,可以利用这一点进行并行处理运算。这种并行处理的实质,是对某些单元资源的复制。时域并行处理FIR 匹配滤波器就是按上述原理进行的。以一个8 阶FIR 滤波器为例,其串行直接型结构如图1所示。

输入序列x(n)通过滤波器系统h(n)后的输出为:

$y(n)={\displaystyle \sum _{i=0}^{8}h}{}_{i}x(n+8-i)$。 (4)

由于FIR滤波器的系数有对称性,即

h0=h8 , h1=h7 , h2=h6 , h3=h5。

所以式(4)可以写为:

$\begin{array}{l}y(n)={\displaystyle \sum _{i=0}^{3}h}{}_i\left[x(n+i)+x(n+8-i)\right]+\\ h{}_{4}x(n+4)。(5)\end{array}$

若将输入数据进行4路并行处理,并采用一些延时单元,其原理示意如图2所示。

这样可以同时获得x(n)到x(n+11)共12个数据,并根据式(5)可以同时获得4个输出:

$\begin{array}{l}y(n+j)={\displaystyle \sum _{i=0}^{3}h}{}_i[x(n+j+i)+x(n+j+\\ 8-i)]+h{}_{4}x(n+j+4)‚\end{array}$

j=0,1,2,3。 (6)

2.2 时域并行匹配滤波器分析

时域并行处理可以降低输入数据的速率,使滤波运算在较低的时钟频率上工作。但这种并行处理实质上主要是对数据与滤波器系数相乘运算单元的复制,反映到实际硬件上就是对乘法器资源的复制。所以,在应用这种并行处理方法时,要权衡所需要的时钟频率和硬件(或软件)乘法器资源的耗费代价,适当选择并行路数。

前面以8阶滤波器为例子说明了时域并行处理FIR滤波器的原理,可将其推广到更高阶数和更多并行路数。设滤波器阶数为N,并行路数为L,则式(6)可以简化为:

$\begin{array}{l}y(n+k)={\displaystyle \sum _{i=0}^{({\rm N}-2)/2}h}{}_i\cdot [x(n+k+i)+\\ x(n+{\rm N}+k-i)]+\\ h{}_{\frac{{\rm N}}{2}}\cdot x(n+k+\frac{{\rm N}}{2})‚\\ k=0,1,2\cdots \cdots L-1。(7)\end{array}$

由式(7)可见,滤波器阶数越高,所需要的乘法器资源越多;并行路数越多,所需要的乘法器资源越多。虽然这种时域并行方式是以复制资源为代价,但在资源可满足的条件下,这种并行处理方式确是一种简单易行并可达到降低数据处理速度的方法。

8阶滤波器时域并行处理算法用Matlab软件进行了仿真测试,采用的是4路并行,并行处理的滤波器输出与串行结构滤波输出的误差在10-14量级,误差仿真结果如图3所示。

3 并行匹配滤波器的设计

随着集成电路技术的快速发展,实现高性能高速率的数字滤波器成为现实。大规模现场FPGA芯片内部有规整的内部逻辑阵列和丰富的连线资源,特别适合数字信号处理任务。随着FPGA速度的不断提高以及FPGA固有灵活性强的特点,基于FPGA实现的数字滤波器应用越来越广泛。因此采用了FPGA来实现高速的并行数字匹配滤波器。

利用赛灵思(XILINX)公司的FPGA实现了16阶并行匹配滤波器,能够工作的时钟频率达到250 MHz。16阶高速并行数字匹配滤波器主要由分路延迟锁存模块、乘系数模块和相加输出模块组成。

分路延迟锁存模块将输入数据按图2原理进行1分4路,并延时锁存一定的时钟周期,为的是能得到并行运算的所有输入数据。乘系数模块将分路得到的数据与滤波器系数相乘,按照时域并行滤波算法,16阶高速并行匹配滤波器应有4个乘系数模块,相加输出模块将4路并行处理的结果相加即为滤波器输出。

系统处理的数据速率较高时,数字匹配滤波运算速度的瓶颈就是乘法运算,在实现中采用FPGA内部的硬件乘法器,硬件乘法器处理速度可达上百兆,可以满足数字匹配滤波运算速度的要求。在相加输出模块中,有很多上级模块输出数据要同时做加法,如果不加处理,运算延时很大,影响整个模块的运算速度。所以要对多加数的加法运算采用流水线方式运算的方法,这样能减小运算延时,保证运算结果的正确性。在相加输出模块的加法运算后的结果是一个几十位的定点数,要根据仿真估算和实际试验选择截取位数。

在FPGA布局布线中要仔细调整布局布线的延时,以便能达到工作时钟频率的要求。可以采取对一些数据进行适当的锁存,或者对某些延时较大的线进行时序约束,以便能够满足工作时钟频率的要求。

16阶高速并行数字匹配滤波器在FPGA布局布线后,占用了934个的寄存器或锁存器,使用了7个18×18的硬件乘法器,同时使用了一个数字时钟管理器模块。

用硬件描述语言(VHDL)编写了并行数字匹配滤波器的程序代码,并下载到硬件平台进行了性能测试。在工作的时钟频率为250 MHz时,采用并行处理实现的数字匹配滤波器的系统要比使用模拟匹配滤波器的系统性能提升了1 dB,性能曲线图如图4所示。

4 结束语

在数字信号处理当中,数字匹配滤波器是一种重要的基本电路。用来对信号进行过滤、检测与参数估计等处理,在通信、图像、语音和雷达等许多领域都有着十分广泛的应用,随着数字信号处理的速度越来越高,对数字匹配滤波器的处理速度要求也越来越高,而基于时域并行处理的数字匹配滤波器方法简便、易行,因此在高速数字信号处理中将有很好的应用前景。

摘要：介绍了匹配滤波器原理,分析了匹配滤波并行处理的算法,提出了一种适合高速处理的并行数字匹配滤波器的设计方法。使用Matlab软件进行了仿真,根据仿真结果证明了此设计方法可行。给出了利用可编程门阵列(Field-Programmable Gate Array,FPGA)实现16阶高速并行数字匹配滤波器的方案,指出了实现的要点。在系统中进行了性能测试,结果表明,采用该并行处理算法实现的数字匹配滤波器适合高速信号处理。

关键词：匹配滤波,FPGA,并行处理

参考文献

[1]许金生.基于IPcore的FIR数字滤波器的FPGA实现[J].安徽工业大学学报,2007,24(3):309-313.

[2]卿敏,沈业兵,安建平.用FPGA实现数字匹配滤波器的优化方法[J].微计算机信息,2004,20(11):118-119.

匹配滤波 篇2

相位匹配滤波器是一组线性滤波器,它的傅里叶相位与被检测信号的傅里叶相位相等.本文阐述了相位匹配滤波器的基本原理,并根据已获得的`特定路径的频散曲线完成了理论设计,实现了对小震级事件面波信号的检测.使用该相位匹配滤波器对内华达地区的18次核爆事件的面波信号进行检测并计算了面波震级,与ISC公报给出的面波震级比较,相对误差很小.证明了本设计对面波信号的检测是有效的,并且可提高小震级面波信号的信噪比.

作 者：周青云 何永峰 靳平廖桂生 ZHOU Qing-yun HE Yong-feng JIN Ping LIAO Gui-sheng 作者单位：周青云,ZHOU Qing-yun(西安电子科技大学,陕西,西安,710071;西北核技术研究所,陕西,西安,710024)

何永峰,靳平,HE Yong-feng,JIN Ping(西北核技术研究所,陕西,西安,710024)

廖桂生,LIAO Gui-sheng(西安电子科技大学,陕西,西安,710071)

一种数字匹配滤波器的设计 篇3

扩展频谱通信由于具有良好的抗干扰、抗噪声、抗多径衰落、保密性和多址性等诸多优点,近年来得到了迅速的发展和广泛的应用。实现同步包含两个步骤,即捕获(粗同步)与跟踪(细同步)[1]。对扩频序列的捕获是指接收机在开始接收发送来的扩频信号时,调整和选择接收机的本地扩频序列相位,使它与发送来的扩频序列相位一致,也就是接收机捕捉住发送来的扩频序列相位的过程。

对直扩信号捕获有两种常用的传统方法:滑动相关法和匹配滤波法。本文首先分析两者的基本原理及优缺点,然后重点对匹配滤波器进行设计实现与仿真。

2 滑动相关法

所谓滑动相关就是使本地码产生器同发射码产生器的时钟有一定的差率,这样,两个码序列从相位上看起来好像在相对滑动。滑动到两个码序列相位对齐时滑动停止[2]。文献[3]提出的滑动相关伪码捕获系统如图1示。码相位搜索的实现过程是:接收码和本地码输入一个码周期可以彼此滑动p个码片(p一般取1/2chip)的长度。当码循环一个码元周期,进行一次本地码与接收码之间的相关运算,得到的数值与判决门限进行比较,若没超过门限值表明没有同步,重复上述过程直至超过门限值达到初始同步。

滑动相关法的优点是电路结构简单,所用硬件资源少;缺点是当码周期很长、相对速度很慢时,会导致码捕获时间很长。因此不适合对长码系统的捕获。

3 匹配滤波法

在实际中,匹配滤波器实现同步是通过输入扩谱码与本地码的各个码位的并行比较来进行最终的判决的。

如图2所示,将接收到的扩频序列信号送入n级移位寄存器延迟寄存。本地PN序列按某一相位状态存入另一m级寄存器中(相位固定)。这两个寄存器对应位状态相关求和,当发送来的扩频序列输入进n级移位寄存器的与本地PN序列相位状态不符时,相关求和值低。这时用时钟clk控制让发送来的扩频序列输入下一位相位状态,再作下一次估值,即在n级移位寄存器作延迟移位,存入下一相位状态,再相关求和。这样对序列相位逐次延迟移位估值并作相关求和,当求和输出为最大时,发送来的扩频序列相位与本地PN序列寄存的相位状态一致,实现了扩频序列的捕捉。所以匹配滤波器实质上是一个相关累加器[4]。

匹配滤波器同步理论上可以在一个码周期内完成,捕获速度较快;不足之处:消耗硬件资源大,受限于现有工艺,可实现的匹配码长也不能太长。但是如果设计合理,以其搜索时间比滑动相关法短的优势,在实际中得到很好的应用。

4 匹配滤波器的设计与实现

论文以长度为127(实现时需要补零变成128)的m序列为例来实现匹配滤波器的相关累加功能。

将接收到的扩频序列信号送到延迟寄存器单元模块中,在延迟寄存器单元模块中实现本地PN码限制下的四位加法运算,然后将接收到的扩频序列信号的延迟信号送往下一级延迟器单元,每个延迟器单元的加法运算结果送往加法器模块。加法器模块逐级相加最后得到输出结果,实现累计相加功能。实现框图如图3。

因为在实际中本地码与接收扩频码的相位不会恰好相差一个码长,所以方案中接收扩频码每隔半个码元的时间间隔相位移动一次。

4.1 实现框图

a.延迟单元模块:

b.整体实现框图:

4.2 模块具体实现

匹配滤波器以3.1节的设计方案进行VHDL语言编程实现[]。先对实现功能不同的小单元分别进行行为描述,再使用其中的component结构描述语句,将它们组合成不同的模块,一层一层地实现,最后合为一个完整的匹配滤波器。总体模块由延迟寄存器单元子模块和加法器子模块组成。

(1)延迟寄存器单元子模块

延迟寄存器单元模块主要用以实现接收扩频序列的相位滑动,用时钟clk控制。将接收到的扩频序列信号送到延迟寄存器单元模块中,在延迟寄存器单元模块中实现本地PN码限制下的四位加法运算,然后将接收到的扩频序列信号的延迟信号送往下一级延迟器单元,每个延迟器单元的加法运算结果送往加法器模块。延迟寄存器单元子模块框图如下:

(2)加法器子模块

加法器所实现的功能为对输入的两路数据进行相加运算,输出结果给后一级加法器,直到最后得到结果。为了设计方便用到了多级加法器。并且每一级加法器的输出结果用时钟锁存一下。因为多级加法器为组合电路,假如不在每一级锁存的话,由于延迟的存在每级有很多的加法器不会在同一时刻立即全部相加输出,进行锁存的话可以统一各级延时。

(3)匹配滤波器整体实现

对于整体的匹配滤波器来说,输入为接收扩频码data_in,控制时钟clk;输出为sum。本地PN码PN0~PN127定义成常数。data_in可以每隔半个时钟周期来一个,也可以每隔1/2n个时钟周期来一个(n为自然数)。本地PN码固定不变。data_in进入延迟寄存器单元的时间间隔决定相比较的两个序列x(m)和x(m-τ)的相位差τ。在整体匹配滤波器实现时,用到了128个延迟寄存器子模块,如图3(1),3(2)所示。

5 Modelsim中波形仿真与分析

论文设计并验证了接收扩频码长为15、63、127的匹配滤波器。在这里主要分析接收扩频码长为1 2 7的匹配滤波器。data_in每隔半个码元间隔移位一次,与本地PN码进行相位比较。

通过对整体匹配滤波器仿真可以看出,图5(1)所示匹配滤波器,每隔128个码元间隔sum最大值出现一次。实际上出现最大值的时刻就是接受扩频码与本地PN码相位一致的时刻。所选m序列码长为127(但补0以后变成了128),在m序列码的周期内两序列相位一致时刻只出现一次,其它时间内相位不一致。把结果转化成模拟形式,相干峰观察起来就相当明显,如图5(2)。但将图5(2)与码长为63的仿真波形图6相比,出现很明显的竞争冒险现象,这可能是因为其包括的加法器太多,计算时很容易导致竞争冒险。

将图5与图7的m序列自相关函数曲线[2]相比较知,仿真结果与预期结果相吻合。

所设计的数字匹配滤波器实现的是输入信号自相关函数的计算,即公式

(n为自然数,m为m序列的长度)的运算。也即输出信号是输入信号的自相关函数的K倍,故常把匹配滤波器看作一个相关器。

5 结束语

论文所设计的匹配滤波器对扩频码的相关捕获迅速快捷。只要本地码与接收扩谱码的相位对齐,匹配滤波器就能立即捕获到,并出现尖峰。让接收扩谱码以半个码长的时间间隔相位改变一次,能在实践上应用可行。该设计方案已经应用到项目《多进制扩频接收机》中,多次试验证明:捕获性能稳定,伪码相位捕获时间小于200ms,大大减小了捕获时间。因此,这种数字匹配滤波器的设计是正确、可行的。

参考文献

[1]BERNARD SKLAR.数字通信-基础与应用(第二版)[M].北京:电子工业出版社,2007.2:566-572.

[2]沈允春.扩谱技术[M].北京:国防工业出版社,1995.7:126.

[3]胡建波,杨莘元.高动态扩频信号快速捕获方法的研究[D]哈尔滨工程大学硕士论文,2005.2.

[4]樊昌信,张甫翊,徐炳祥,吴成柯.通信原理(第5版)[M].北京:国防工业出版社,2001.

匹配滤波 篇4

1 板级噪声的主要形式

随着器件制造工艺的不断升级,半导体导通速度越来越快,信号开关边沿速率不断加快,电子产品印制板级的数字噪声越来越大。主要分为两类:

1)单一信号自身的传输由于阻抗不匹配产生的信号反射,对于点对点信号而言,其包络特点为振荡衰减,称之为反射振铃噪声。

2)信号之间的相互干扰,其包络特点为与干扰信号频率对应的短暂的电平抖动,称之为串扰。共用地回流路径的感性串扰导致的同步开关噪声是串扰的一种主要形式。

某产品的实测时钟信号波形如图1所示,数字方波上有明显的噪声毛刺,包含反射噪声和串扰噪声,产品功能出现错误,表现为总线采数异常。

1.1 反射噪声原理

信号沿传输线传播时,其路径上的每一步都有相应的瞬态阻抗。如果互连线的阻抗是可控的,那么瞬态阻抗就等于线的特性阻抗,无论什么原因使瞬态阻抗发生改变,部分信号都将沿着与原传播方向相反方向反射,而另一部分将继续传播,但幅度有所改变。将瞬态阻抗发生改变的地方称作阻抗突变,突变是引起反射噪声的主要因素。

反射噪声的反射系数为:

其中,Z0为传输线的特性阻抗,ZL为负载阻抗。

一般CMOS驱动器的输出阻抗小于传输线的特性阻抗,接收器的输入阻抗远大于传输线的特性阻抗,因此信号在接收端产生正反射,反射信号回到输入端产生负反射,不断地来回反射形成振铃形态。

为了更清晰的量化信号反射的整个过程,我们设定传输线的特性阻抗为100Ω,驱动器的输出阻抗为50Ω,接收器的输入阻抗为950Ω,点对点单网络信号的典型拓扑结构如图2所示:

可知源端和负载端的反射系数分别为:

在源端和负载端的反射波形反弹图如下:

在电路系统中,信号反射导致波形产生振铃噪声的典型波形如图4所示:

1.2 同步开关串扰噪声原理

如果返回路径不是均匀平面,或介质材料非常不均匀时,增加的感性耦合比容性耦合高很多,这时噪声就主要由回路互感决定。这通常发生在互连线的很小区域里,例如封装、接插件以及电路板上返回路径被间隔隔断的区域。

当回路互感占主导地位,并且发生在很小的区域时,可以用单个集总互感来模拟耦合。静态线上由互感产生的噪声,仅在动态线上出现di/dt时才会上升,即边沿切换时,正是由于这个原因,互感占主导地位时产生的噪声称之为开关噪声。地弹在公共引线的局部互感在回路互感中占主导地位的特殊情况下,是开关噪声的一种形式,只要有公共的返回路径就会发生地弹。

同步开关串扰噪声示意公式:

导致数字系统的开关噪声增大的三个主要因素为:

1)重叠回流路径的等效寄生电感L;

2)瞬态开关电流的斜率

3)同时开关信号的数量。

2 时钟信号匹配与滤波设计方法

2.1 降低反射振铃噪声的匹配方案

点对点信号一般选择源端串联端接匹配,即在源端加串联匹配电阻,使得源端输出阻抗Rs和源端串联匹配电阻RT之和等于传输线特性阻抗Z0。这样信号在源端感受到的阻抗就连续了,不会在源端产生二次反射,匹配方法如图5所示,匹配电阻的位置应尽可能地靠近信号的输出端。

端接电阻取值的计算公式为:

根据CMOS工艺的特点,源端输出阻抗Rs一般小于50Ω,PCB板级传输线的特性阻抗Z0一般设计为50Ω,因此源端串联匹配电阻RT一般不大于50Ω。

2.2 降低同步开关串扰噪声的滤波方案

降低噪声的根本方法是要降低重叠回流路径的等效寄生电感L、降低瞬态开关电流的斜率di/dt、减少同时开关信号的数量。但是一旦硬件系统方案已经选定,上述三个方面可优化的程度有界,余下的手段就是进行滤波设计,选择RC低通滤波方案。

典型接收器简化示意模型如图6所示:

输出电阻和器件IO等效电容构成了一个RC低通滤波器,可以通过在末端增加一个串联电阻,或者在末端并联一个电容来调整滤波器的传递函数,电阻和电容不宜太大,否则有效信号的高频分量衰减过大,边沿过缓,会对硬件时序有影响。

2.3 匹配和滤波方案效果的验证

针对文章开头提到的某产品的时钟信号问题,通过仿真和测试微调,最后选定源端串联匹配电阻为33欧姆,末端并联滤波电容为68p F,实测波形如图7所示,产品总线采数恢复正常,问题得到解决。

3 结束语

匹配滤波 篇5

匹配滤波器在通信、雷达最佳接收机以及扩频通信中PN码捕获中被广泛应用,随着高速度FPGA器件的出现及相应EDA软件的成熟,基于FPGA的数字匹配滤波器(DMF)设计和实现成为研究热点[1]。与传统的声表面波匹配滤波器相比较,数字匹配滤波器有着特殊的优点:处理增益高,可编程能力强,不存在固有噪声,没有噪声积累问题,而且处理信号的形式灵活。采用FPGA设计数字匹配滤波器,成本较低,体积减小,系统的整体性能很高。

1 DMF重要参数

匹配滤波器的量化位数和抽样频率在数字匹配滤波器设计中是两个非常重要的参数,量化位数越多、抽样频率越高,匹配滤波器的性能越好,但硬件代价也越大,在实际应用下,应该实际根据情况二者都兼顾到。文献[1]对多比特量化DMF在高斯白噪声及单频干扰下的性能与模拟滤波器(量化无穷阶数滤波器)进行了比较,其结论是:在高斯白噪声下,当超过两比特量化时DMF的输出信噪比,与模拟滤波器非常接近;在非相干固定振幅正弦波干扰下,量化阶数超过3比特时,输出信噪比将会有2dB差距。所以如果在高增益扩频系统中DMF的相关长度较长,为避免硬件代价太大可采用3比特量化方案。这样在保证性能的同时,硬件规模将大大减少。假设在扩频系统中以4倍于码元速率采样率进行过采样。设计中PN码长为127,采用全周期相关,那么数字匹配滤波器的抽头系数有508个。对于FPGA器件,可以通过下式计算所需资源数:占用触发器数=每个样点量化位数×过采样率×PN码序列位长。

2 DMF的基本电路结构

2.1 直接型FIR匹配滤波器结构

由于数字匹配滤波器的实现一般采用FIR滤波器结构,因此了解FIR滤波器的实现结构非常重要,FIR滤波器实现电路通常由三部分组成:延迟移位寄存器、乘法器和多输入加法器。每单元的延迟移位寄存器线都引出一个抽头,抽头的相乘系数就是PN码序列值+1/-1,只是顺序上与发送端PN码序列相反。所有相乘的结果进行相加运算,当输入序列与移位寄存器的所系数匹配时输出达到最大值。这样一种匹配滤波器就是典型的FIR滤波器,如图1所示。

2.2 倒置型FIR匹配滤波器结构

直接型FIR结构的DMF要改变滤波器的相关长度非常不方便,且抽头数较多时,滤波器的等待时间长。倒置FIR结构可以克服上述缺点。在这种结构中,样值序列同时加到所有乘法器的输入端,乘法系数的设置正好与直接FIR结构的顺序相反,且加法器链的延迟替代了直接型FIR结构中延迟移位寄存器的作用。显然,倒置结构的等待时间小,相关长度的改变也非常方便,但对前级的带负载能力要求较高。由于乘法器系数仅为+1/-1,可以用加或者减的运算就可以代替实际意义上的乘法运算,所以加法器代替了乘法器,简化了电路。倒置型FIR匹配滤波器结构图如图2所示。

3 数字匹配滤波器的FPGA设计

结合数字匹配滤波器在扩频通信系统中的应用,我们对基于FPGA的数字匹配滤波器进行设计,对于捕获较短PN码的匹配滤波器设计,在硬件资源充足的情况下,可以考虑采用直接型FIR或倒置型FIR滤波器结构来实现,在ISE9.1中带有的高性能的FIR滤波器的IP核[3,4],可以方便的设计多种类型的匹配滤波器。对于较长PN码的捕获,由于硬件资源的消耗太大,就要考虑用折叠匹配滤波器结构。

3.1 采用FIR滤波器的IP核设计数字匹配滤波器

在ISE9.1中带有的高性能的FIR滤波器的IP核,其中FIR Complier的功能最为强大,可以完成多相抽取、多相插值、半带插值、半带抽取、希尔波特变换和插值滤波器,具有乘加模式和分布式模式两种结构。FIR Complier所支持的抽头数从2到1024,位宽从1到32比特,并支持多通道,最多可以支持256通道,能够自动发掘系数的对称性来节省资源。FIR滤波器的IP核顶层RTL图如图3所示,三通道FIR滤波器的输入输出数据时序图如图4所示。

主要管脚的功能如下:

SCLR:为同步复位信号,可以重置滤波器内部状态机,并不清空数据存储器内容;

CE:模块时钟使能信号;

DIN:滤波器的输入数据,通过时分复用方式来提供多通道数据输入;

FILE_SEL:用于多通道滤波器的模式下片选滤波器;

COEF_WE:系数写有效信号;

COEF_DIN:系数输入通道;

RFD:数据加载有效,在加载数据时为高电平;RDY:滤波器输出有效;

ND:只有当ND信号为高电平时输入数据采会别送进FIR的计算内核;

CHAN_IN:用来指示当前输入数据的通道标号;

CHAN_OUT:用来指示数据的通道标号;

DOUT:滤波器的输出数据,其位宽有滤波器的精度、抽头数和系数位宽决定;

在FIR滤波器的IP核生成前,首先要设置好抽头数,位宽和通道数等参数,设置滤波器的抽头系数是实现数字匹配滤波器的关键,具体设置通过加载coe文件来实现的,coe的文件格式如下:

Radix=2;

Coefdata=-1,-1,-1,1,1,1,1,………1,-1,1,-1,-1,1;

3.2 折叠匹配滤波器的FPGA设计

对于码长较长的PN码信号,倒置型匹配滤波器所需电路规模过于庞大,仍然不能满足系统的需要,必须寻找一种方法以更少的硬件资源来实现长码捕获。折叠匹配滤波器就是针对倒置型匹配滤波器资源消耗太大而提出的一种改进的倒置型匹配滤波器[5]。

倒置型匹配滤波器加法器工作时钟与输入采样信号时钟同步,每出现一个采样数据便进行一次加法运算。折叠匹配滤波器的码字以折叠形式存放,将整个相关运算分为几段进行,前段运算结果参与到后一段的运算中,加法器工作速率与折叠次数有关。若折叠次数为m,则加法工作时钟为采样时钟的m倍,每出现一个采样数据便进行m次加法运算。以快的处理速率换取少的硬件资源。从理论上讲,过采样速率越高,就越有可能采到PN码码片中点,检测概率将越高,但要求的运算速率也越高。考虑到运算速率和硬件资源的均衡,本系统采用四倍过采样,每个码片内的四个采样数据将分别与本地码进行相关运算,用32抽头滤波器实现127位匹配滤波器,其电路实现如图5所示,DMF在每个PN码周期内将会有相邻四个相关峰输出。

折叠匹配滤波器主要由ROM、加法器、延时单元和反馈单元组成,这些基本单元在FPGA中用硬件描述语言(HDL)都很容易实现,它们在系统时钟(假设为16M)的驱动下工作。每个抽头连接一个深度为4bit、宽度为1bit的ROM,存入本地PN码,每个延时单元由16个移位寄存器组成。输入数据宽度为3bit,码片采样速率为4M(码片速率为1M),每出现一个采样数据系统便进行四轮运算(码片采样速率为4M,系统时钟为16M)。其工作过程如下:每四个时钟周期采样数据被送出一个,第1个系统时钟周期,由Code0,1,2……31送出DMF的抽头系数,在Code0加法器中注入0,各级同时进行相加移位运算,第31个延时单元中的最末一个移位寄存器数据被送入保持寄存器中,第2个时钟周期,由Code32,33,34,……,63送出DMF的抽头系数,第1个加法器的前级输入来自保持寄存器,各级同时进行相加移位运算,第256个延时单元中最末一个移位寄存器数据被送入保持寄存器中。第3、4个时钟周期的情况与此相似。直到第4个时钟周期结束时,下一个采样数据出现后重复上述过程。每个码片的采样数据都与PN码完成运算后最后加法器的结果被送入捕获寄存器中,捕获寄存器中的值就是匹配滤波器的输出的判决量。

可见折叠匹配滤波器的折叠次数越多,对硬件的消耗就越少,但同时要求的系统时钟速率越高,在实际应用中,根据情况处理好系统时钟速率和折叠次数的关系。折叠匹配滤波器是在倒置匹配滤波器的基础上将系数进行折叠,然后分别进行运算。

4 结束语

在CDMA移动通信技术中,基于匹配滤波器的PN码捕获技术作为同步信道的一项关键技术被国内外一些大公司采用,基于FPGA的数字匹配滤波器较传统的匹配滤波器相比体现出很多优点,虽然实现起来会占用大量的硬件资源,但是随着现代VLSI技术的不断提高和软件无线电的发展,硬件成本大大的降低,在接收机的使用会更加广泛。所以设计高性能的数字匹配滤波器具有十分重要的应用价值。

摘要：数字匹配滤波器(DMF)在通信和雷达接收机中应用广泛,文章分析了匹配滤波器的重要参数和电路基本结构,结合数字匹配滤波器在扩频系统中的应用,给出了基于FIR滤波器的IP核设计数字匹配滤波器和折叠数字匹配滤波器的FPGA实现方法。

关键词：数字匹配滤波器,FIR匹配滤波器,折叠匹配滤波器

参考文献

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匹配滤波 篇6

振动是自然界普遍存在的现象,在结构工程、机械设备、航空和采矿等领域都需要对振动信号进行检测.目前,通常采用电类振动传感器,但他们易受外界因素的影响,尤其是被测对象处在强电磁干扰、高温潮湿、高电压大电流、大噪声等一些恶劣环境下,传统的振动传感器难以有效测量,甚至无法工作[1].

自1978年Hill和他的同事采用感光技术第一次制作出光纤布拉格光栅(FBG)以来,光纤布拉格光栅的制作技术得到了巨大的进步[2].光纤布拉格光栅是20世纪90年代以来国际上新兴的一种基础性光纤器件,用于传感领域具有耐久性好、抗电磁干扰、单端输入、体积小、准分布测量、抗潮湿、与强度信息无关等许多优点[3],可广泛应用于许多易燃、易爆等危险场合.

在光纤光栅振动传感系统中,由光纤光栅探测得到的信号实际上是一个以其峰值反射波长为中心波长的光谱信号,这个信号被所探测的物理量调制,实际上就是一个把波长编码信息转化为相位编码信息或者是强度编码信息的过程.相位型光纤传感器易受环境因素的干扰,且有串音,边沿滤波解调[4,5]易受温度变化的影响,信号不稳定.基于匹配光纤光栅解调[6]的振动传感器,克服了上述解调方式的不足.

基于匹配滤波解调方式设计了光纤光栅振动传感器,采用梁式结构改变传感器的固有频率,扩大了传感器的频率测量范围.采用PIN光电探测器实现光电转换,并采用ARM实现快速数据采集.传感器的频率测量范围达200 Hz.

1 光纤光栅匹配解调原理

匹配光栅解调系统如图1所示,匹配滤波解调原理如图2所示.FBG1为传感光栅,FBG2为匹配光栅,其参数与FBG1相近,即FBG1的反射谱与FBG2的透射谱有部分重叠.FBG1的反射光为匹配光栅FBG2的输入信号,传感信号反应为FBG2的透射谱.当FBG1受到扰动时,反射波长发生一定的漂移,而FBG2的透射谱是相对固定的.在FBG1的反射信号中只有和FBG2透射谱重叠部分的光波才能检测出来,重叠部分的大小决定了光电转换器接收到信号的强弱[2].

FBG1的反射光谱为

$R{}_1(\lambda )=R{}_1\text{e}{}^{-4\ln (2)(\frac{\lambda -\lambda {}_1}{\delta \lambda {}_1}){}^2}(1)$

其中,R1和λ1分别为FBG1的峰值反射率和中心波长,δλ1是FBG1的3 dB 带宽.

FBG2的透射光谱可表示为

${\rm T}{}_2(\lambda )=1-R{}_2\text{e}{}^{-4\ln (2)(\frac{\lambda -\lambda {}_2}{\delta \lambda {}_2}){}^2}(2)$

其中,R2和λ2分别为FBG2的峰值反射率和中心波长;δλ2是FBG2的3 dB 带宽.

假设入射光的单位波长光功率为I0 (mW/ nm),光通过3 dB 耦合器照在FBG1上,满足谐振波长的光被反射,再次经过3 dB耦合器照在FBG2上,经由FBG2透射滤波后照在光功率计上.这样到达光功率计(考虑到光2次通过3 dB耦合器)总光功率为

$\begin{array}{l}{\rm P}=\frac{{\rm I}{}_0}{4}{\displaystyle \underset{-\infty }{\overset{+\infty }{\int }}R}{}_1(\lambda ){\rm T}{}_2(\lambda )\text{d}\lambda =\frac{R{}_1\delta \lambda {}_1\sqrt{\text{π}}}{8\sqrt{1\text{n}2}}(1-\\ \frac{R{}_2\delta \lambda {}_2}{\sqrt{(\delta \lambda {}_1){}^2+(\delta \lambda {}_2){}^2}})\text{e}{}^{-4\ln (2)[\frac{(\lambda {}_1-\lambda {}_2){}^2}{(\delta \lambda {}_1){}^2+(\delta \lambda {}_2){}^2}}]{}^2(3)\end{array}$

从式(3)可以看出,光电探测器检测到的光功率是(λ1-λ2)2的函数,也就是说,P是λ1和λ2的二元函数.

为了保证解调的范围和精度,采用了带宽较大的光栅作为解调光栅FBG2 (3 dB 带宽为 0.50 nm),传感光栅 FBG1的3 dB带宽则为0.21 nm.FBG1和FBG2的中心波长分别为1 545.245 nm和1 545.103 nm.

2 传感器设计

2.1 传感器探头设计

振动传感器结构示意图如图3所示.该传感器由铝合金外壳、支撑架、梁、传感光栅和法兰盘组成.梁通过2个螺丝固定在支撑架上,并且可以通过调节螺丝改变梁的长度和固有频率,传感光栅均匀粘贴在梁的轴线上.由于实际生产过程中,2根光纤光栅的中心波长很难完全相同,因此可以通过调节传感器内部的螺丝调节传感光栅的中心波长,进而实现传感器的匹配解调.也可以通过调节螺丝,改变梁的固有频率,防止工作在共振区时由于幅值过大引起传感器部件损坏,延长传感器的使用寿命.

根据弹性力学原理,当梁受到法向力作用时,梁发生挠度变形,带动传感光栅发生轴向变形,使光栅的中心波长发生变化,因此,光电探测器检测到的光信号的强度也发生变化.在振动信号作用下,传感光栅的中心波长发生周期性变化,传感器最终采集的电信号也随之发生变化,通过检测变化的强度和频率即可实现对振动信号的检测.

2.2 解调电路

该传感器的解调电路主要由光电转换、信号放大、滤波和数据采集等部分组成.光电转换由PIN光电探测器完成,最小信号为0.19 pW,波长响应范围为900～1 700 nm.信号放大电路和滤波电路分别如图4和图5所示.放大电路采用美国Burr-Bown公司生产的低噪声精密运算放大器OPA111,其输入偏置电流低于1 pA,具有较大的开环增益和共模抑制比,利于实现微弱电流信号的放大.该系统中采用的是有源二阶低通滤波电路,滤波频率为400 kHz,电路中R=R15=R16,C=C15=C16.信号采集部分采用PHILIPS公司的32位ARM微控制器LPC2148,实现快速数据采集的同时,可以满足多路转换的需要,利于系统扩展.

3 实验测试与分析

采用东方振动和噪声技术研究所研制的标准激振器作为实验测试的振源信号,如图6所示.

利用函数发生器产生设定频率的正弦波,经由功率放大器,驱动激振器按照设定频率振动,提供系统测试的振源.光纤传感器与激振器紧密连接,振动信号经解调、放大、数据采集后,进入计算机进行分析处理,在信号处理时,滤除了其直流分量,对交流分量进行检测.

分别设定激振器频率为20 Hz、190 Hz检测其频率响应特性,检测波形及频谱分析如图7、图8所示(为获取良好的测试波形,在测试过程中对于不同频率的测试进行了增益调节).

由图7、图8分析得知,光纤光栅振动传感器具有良好的频率检测性能,检测精度为±0.5、20、190 Hz(频率检测范围内)检测的波形具有良好的信噪比.当频率超过其检测范围时,就会产生低频谐波,导致波形不稳定.

由于梁的谐振频率较低,限制了系统的频率测量范围.若要提高振动传感器的响应频率,应提高机械结构的谐振频率,可以选取弹性模量较大的材料制作梁.但是,在提高机械结构的谐振频率的同时,传感器的最大波长漂移范围也将相应减小,因而测量灵敏度也将下降.在具体应用时,应根据实际情况,确定出合适的测量灵敏度,进而选取相应材质的梁以及合适调节梁的固有频率.

4 结 论

通过实验得出以下2个结论:

(1) 该传感器采用了匹配滤波解调方式,并且使用了带宽较宽的匹配光栅,提高了测量范围和测试精度,频率测量范围为0～200 Hz,并且有效避免了外界温度的影响.

(2) 通过采用梁式结构,提高了该传感器的稳定性和可靠性,并且可以通过调节梁改变传感器的固有频率.

因此,该光纤振动传感器有望在结构工程、机电设备、地震监测等领域得到广泛的应用.

摘要：为了弥补现有振动传感器的不足,在分析匹配光栅解调原理的基础上,设计了一种新型的光纤光栅振动传感器.该传感器采用了梁式结构,可以通过调节梁改变传感光栅的中心波长和传感器的固有频率,既可以实现匹配解调,又扩大了频率测量范围.通过标准信号测试实验,得出该光纤光栅振动传感器具有良好的频率检测性能,频率测量范围为0200 Hz,在20 Hz、190 Hz检测的波形具有良好的信噪比.

关键词：振动传感器,光纤布拉格光栅(FBG),匹配滤波解调,频率

参考文献

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匹配滤波 篇7

早期的新一代天气雷达接收机中,通常在混频器/前置中频放大器后加一级模拟带通匹配滤波器,该匹配滤波器抑制了部分接收信号功率和噪声,改善了信噪比[10,11];随着数字中频技术的发展,新一代天气雷达接收机普遍采用了数字匹配滤波器,但该数字滤波器对回波功率的损耗值尚没有合适的测量方法和精确的测量结果。

一方面,如果匹配滤波器带宽比回波信号的带宽大,会导致噪声功率增加,信噪比下降;另一方面,如果匹配滤波器带宽比回波信号的带宽小,可以减小噪声功率,但同时也会损失回波信号功率,导致信号失真,距离分辨率变差,损失了回波中有用的天气信息。若保持距离分辨率不变,那么当滤波器与发射脉冲匹配时,获得的信噪比最优,此时的滤波器称为匹配滤波器。

本文介绍了天气雷达接收机的匹配滤波原理和匹配滤波损耗的计算方法,提出了匹配滤波损耗的测量方法,解释了其物理意义,并实测了新一代天气雷达(CINRAD/SA)接收机数字中频匹配滤波器的频率响应特性曲线,得到了宽、窄脉冲下的匹配滤波器带宽和匹配滤波损耗。

1 匹配滤波原理

设数字匹配滤波器输入端的回波信号为s(t),则s(t)中包含的全部能量E为[12]

式(1)中E为有限的值。复数幅度谱S(f)为s(t)的傅里叶变换,即

数字匹配滤波器输出端的信号so(t)可以用S(f)与滤波器传递函数H(f)表示为

对于线性滤波器,输出信号的功率谱是输入信号功率谱与滤波器传递函数H(f)绝对值平方的乘积,若噪声功率谱密度为N0,则滤波器输出端的噪声功率PN为

滤波器输出端的信噪比为

tM表示输出信号so(t)的幅度达到最大值的时间。对于两个复数函数a(x)和b(x),根据Schwarz不等式,有

令a(x)=H(f),,则有

当时,等式成立。其中K为增益常数,星号代表复共轭,H(f)即为匹配滤波器的传递函数。这里的匹配是指滤波器的频率特性要与信号的频谱成共轭关系。H(f)的时域表达式可表示为

式(8)表明,匹配滤波器的冲击响应是输入信号s(t)的映像s(-t),在时间上位移了tM,并在幅度上乘以系数K。

2 匹配滤波损耗

当雷达发射信号波形为中频正弦波时,发射能量都位于滤波器的通带内,滤波器损耗为0 d B。当发射波形的带宽逐渐增加,部分能量溢出到通带外时,滤波器损耗开始变大,损耗大小与发射带宽和FIR滤波器的长度有关。对于简单的矩形脉冲,信号带宽和滤波器损耗,完全由调制脉冲的包络决定。对于幅度为,宽度为T0的矩形脉冲,其功率谱为

这是典型的辛格函数,频谱的主瓣从-1/T0至1/T0,在整个频谱上的功率积分为1。将这个脉冲加到匹配滤波器的输入端,则匹配滤波损耗即为滤波器的输出功率与输入功率(单位1)之比。若滤波器是一个理想的带通滤波器,中心频率为0,带宽为Bw,则匹配滤波损耗为

当Bw分别取值为2/T0、1/T0和1/2T0时,计算得到匹配滤波损耗分别为0.44 d B、1.11 d B和3.31d B。注意,在以上的计算中,S(f)被视为连续时间信号的理想功率谱。实际工程中,我们只能从有限样本中得到S(f)的估计值,因此匹配滤波损耗的计算会更加复杂。

实际工程中,使用功率计测量滤波器插入前与插入后的输出信号功率,计算二者的比值,得到的是滤波器总体损耗。该损耗包含两个部分:第一部分是由频谱形状失配导致的滤波器损耗,即待求的适配参数,该损耗与发射波形和接收机匹配滤波器特性有关;第二部分是与带宽无关的滤波器插入损耗,该插入损耗可通过测量滤波器对中频连续波的响应得到。实际匹配滤波损耗计算方法如式(11)所示。

式(11)中的第一项积分为频谱形状失配损耗,第二项积分为滤波器插入损耗,表示从有限样本中获得的发射脉冲信号功率谱估计值,表示从有限样本中获得的中频连续波功率谱估计值,|H(f)|2是匹配滤波器的频率响应,积分区间为整个Nyquist频带,频率范围由数字中频接收机的采样频率决定。第二项积分实质上是一种归一化处理,即无论H(f)的带宽和中心频率如何变化,当发射波形为理想的中频正弦连续波时,即时,滤波器损耗应为0 d B。

3 测量方法及结果

以新一代天气雷达(CINRAD/SA)为例,其匹配滤波损耗的测量原理框图如图1所示,测量步骤如下所述。

(1)接收机数字中频模块(以下简称IFD)提供一个定时脉冲给机外信号源,作为触发。信号源设定延迟100μs,即在15 km处产生一个模拟的回波。

(2)对IFD进行参数设置,使其工作在1.57μs对应的带宽下;注入频率f=57.549 MHz(CINRAD/SA雷达中频频率)的连续波(CW)信号,频率左右步进0.01 MHz,测量IFD滤波器的频率响应,可得到此时的3 d B带宽。

(3)用机外信号源产生脉宽τ=1.57μs,重复频率PRF=322 Hz,频率f=57.549 MHz,幅度Pin=-80~20 d Bm的窄脉冲信号,注入IFD输入端,在IFD(或信号处理器)输出端记录输出信号幅度Pout1。

(4)用机外信号源产生频率f=57.549 MHz,幅度Pin=-80~20 d Bm的CW信号,注入IFD输入端,在IFD(或信号处理器)输出端记录输出信号幅度Pout2。

(5)计算窄脉冲对应的接收机匹配滤波损耗为d Bloss=Pout1-Pout2。

(6)用机外信号源产生脉宽τ=4.50μs的宽脉冲信号,对接收机数字中频重新进行参数设置,使其工作在4.50μs对应的带宽下;注入频率f=57.549MHz的CW信号,频率左右步进0.01 MHz,测量IFD滤波器的频率响应,可得到此时的3 d B带宽。

(7)重复步骤(3)~(5),可测得宽脉冲对应的接收机匹配滤波损耗。

匹配滤波器频率响应特性如图2和图3所示。匹配滤波损耗测试结果如表1和表2所示。

由图2可知,窄脉冲τ=1.57μs对应的匹配滤波器3 d B带宽B=57.819-57.279=0.54 MHz;由图3可知,宽脉冲τ=4.50μs对应的匹配滤波器3d B带宽B=57.643-57.455=0.19 MHz。

采用示波器对信号源输出的连续波和脉冲信号幅度进行测量,发现连续波幅度为606 m V,1.57μs窄脉冲幅度为608 m V;4.50μs宽脉冲幅度为606m V,则1.57μs脉冲与连续波的功率差异为Δ=20lg(608/606)=0.03 d B,1.57μs脉冲对应的匹配滤波损耗平均值d Bloss=-0.90-0.03=-0.93d B。4.50μs脉冲与连续波的功率差异为Δ=20lg(606/606)=0 d B,4.50μs脉冲对应的匹配滤波损耗平均值d Bloss=-1.01 d B。

4 结束语

接收机匹配滤波损耗值与天气雷达回波强度的测量精度密切相关。本文介绍了天气雷达接收机的匹配滤波原理和匹配滤波损耗的计算方法,提出了匹配滤波损耗的测量方法,解释了其物理意义,并实测了某新一代天气雷达(CINRAD/SA)接收机数字中频匹配滤波器的频率响应特性曲线,得到了匹配滤波损耗值。测试结果表明:1.57μs窄脉冲对应的匹配滤波损耗为-0.93 d B,4.50μs宽脉冲对应的匹配滤波损耗为-1.01 d B。

摘要：天气雷达接收机匹配滤波损耗是雷达气象方程中的重要适配参数,与回波强度的测量精度密切相关。介绍了天气雷达接收机的匹配滤波原理和匹配滤波损耗的计算方法,提出了接收机数字中频匹配滤波损耗的测量方法,解释了其物理意义;并以新一代天气雷达(CINRAD/SA)为例,实测了接收机数字中频匹配滤波器的频率响应特性曲线,得到了宽、窄脉冲下的匹配滤波器带宽和匹配滤波损耗。测试结果表明:1.57μs窄脉冲对应的匹配滤波损耗为-0.93 dB,4.50μs宽脉冲对应的匹配滤波损耗为-1.01 dB。

关键词：天气雷达,接收机,匹配滤波损耗,频率响应

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匹配滤波 篇8

扩频通信广泛应用于军事通信、电子对抗以及导航、测量等各个领域。进入90年代以后, 扩频通信又开始向各种民用通信领域发展, 典型的如CDMA和GPS等。应用最广的是直接序列扩频方式 (DSSS) 。由于数字化、集成化有利于提高系统可靠性、降低成本、减小体积和功耗, 因此, 数字化、小型化扩频接收终端的研制是扩频通信的一个发展方向, 而数字匹配滤波器正式扩频接收机的核心器件。

本文采用VHDL语言和原理图相结合、ALTERA公司的集成开发环境QuartusII 6.0和Cyclone系列芯片EP1C3T144C8完成直接序列扩频接收机中的数字匹配滤波器的软件仿真和电路设计。

1 直接序列扩频信号同步捕获方式

同步不确定性包括码相位不确定性和频率不确定性, 因此, 实现同步包含两个过程:捕获和跟踪。首先是捕获, 使本地地参考码和接收码的相位差小于一个码元宽度, 使本振的中心频率精确到使解扩后的信号位于滤波器通带内, 保证解调器能够很好的工作, 这个过程 (从输入信号加到锁相环路的输入端开始一直到环路达到锁定的全过程) , 也称粗同步;第二步是跟踪, 也称精同步, 使得两个PN码的相位差保持为一个码元的若干分之一。

本文中讨论的匹配滤波器主要用于PN码的粗同步捕获。传统的PN码捕获主要包括单步进搜索、滑动相关器法、多驻留式搜索、序列估计法和匹配滤波器法[1]。单步进搜索与滑动相关法灯易于实现, 但捕获时间长;其中匹配滤波器捕获时间短, 适用于低信噪比长序列PN码。并且数字匹配滤波器的广泛使用使得匹配滤波器易于实现。

当信号为实函数时, 相关和卷积只是时间的反转。当输入是直接序列扩频信号时, 设计一个匹配滤波器, 使其单位脉冲响应为伪码的时间反转。匹配滤波器捕获系统包括载波发生器、带通滤波器、匹配滤波器和判决器等, 如图1所示。

基带匹配滤波器则多用数字器件来实现, 如移位寄存器等, 即数字匹配滤波器。匹配滤波器工作性能的好坏, 决定于元件延迟时间是否准确, 能否与时钟周期匹配。在本次FPGA设计中, 元件延迟时间由数字计数器定时确定, 完全匹配时钟周期。当载波频率较高时, 模拟匹配滤波器采用声表面波器件SAW实现, 器件插损大使得地信噪比下不可靠, 而数字匹配滤波技术中的数字器件与模拟器件相比无插损、不易受外界温度等条件的影响, 具体参数能够精确设定、容易改变, 使得系统的稳定性大为提高。本文主要讨论数字匹配滤波器的设计与实现。

2 数字匹配滤波器工作原理及结构

扩频通信系统中的数字匹配滤波器主要是完成对扩频伪随机码的匹配滤波即实现对扩频信号的同步和解扩。

匹配滤波器的冲击响应为[2]

设用于扩频的伪码为c (t) , 长度为N, 它可表示为:

式中:gc为门函数;Tc为码元宽度;ci为伪码chip, 取值为0或1。则滤波器的冲击相应为:

冲激响应式码长为N的编码序列, 码型与扩频码相反。例如, 发端用的扩频伪随机码c (t) 为1110010, 则用于解扩的数字匹配滤波器的编码为0100111。

匹配滤波器的输出为:

当t≠T时, 此时匹配滤波器与接收到的信号不相关, y (t) 的值较小。当t=T时, y (t) 取最大值, 有

表示匹配滤波器与输入信号相关, 由此可以通过y (t) 的值来判断匹配滤波器是否匹配, 从而检测出一个码字或一位信息。

直接序列扩频解扩系统中, 数字匹配滤波器的捕获思路是以接收端扩频码序列作为数字FIR滤波器的抽头系数, 对接收到的信号进行相关滤波。原理如图2所示。

数字匹配滤波器由延迟单元、乘法器和累加器3部分组成。其中延迟单元采用可变模计数器实现, 延迟时间根据对输入序列的过采样频率确定;乘法器和累加单元直接调用FPGA内部宏单元中16位硬件乘法器, 一次乘法运算时间或累加时间可以达到系统时钟周期;实现了数字匹配滤波器的快速并行实现。

数字匹配滤波器中伪码寄存器中的预存有系数为0或1, 在计算中并不做实际意义的乘法, 而是采用模2加。数字匹配滤波器的工作过程是, 首先对输入序列过采样值延迟后与预定系数相乘, 各乘法器结果进入累加单元, 即每一个时钟周期进行一次相关滤波。滤波输出结果进入门限判决器进行门限判决, 如果超过了设定门限, 就表明此刻本地序列码的相位与接收扩频序列码的相位达到同步。如果未超过设定门限, 则表明此刻本地序列码的相位与接收到的扩频序列码的相位不同步, 需要再次重复相关运算, 直到同步为止。

3 数字匹配滤波器的FPGA实现

设计中的硬件为ALTERA公司的cyclone系列芯片EP1C3T144C8;容量为2 900个逻辑单元;开发软件为该公司的集成开发环境QuartusII 6.0。

其设计流程包括设计输入、编译、仿真、器件编程、系统测试等步骤。本文利用该芯片设计了一个码长为64位码型可变的直接序列扩频数字匹配滤波器。

3.1 数据处理模块

前端处理模块包括过采样和带通滤波器, 该单元主要完成数据的处理, 将输入数据整理还原为基带数据形式。并将数据中毛刺等滤掉, 初步修整数据波特率。其次, 在送入寄存器组之前对输入的基带数据进行4倍过采样, 这样在没有实现载波同步之前, 采样时钟与伪码时钟异步工作, 并可将同步信息锁定在1/4个码片之内, 从而回避了通信中载波的精确相位同步问题。

3.2 移位寄存器、累加器及判决器

移位寄存器、累加器及判决器构成了整个数字匹配滤波器。移位寄存器占用资源最多, 主要用于存放高速时钟采集的输入扩频数据, 并经过固定的延时单元后将数据送入乘法器中与预存的PN码做相关运算。移位寄存器组构成匹配滤波器阵列, 目的在于完成扩频信号与本地伪码的匹配。

由于前端模块对输入数据进行4倍采样, 移位寄存器的数目需要码长的4倍。对应63位PN码, 移位寄存器应为252位。对于BPSK或QPSK调制, chip波形为矩形, 本地的匹配波形就是取值为1和0的PN码, 因此乘法可演变为模2和。

每步进一个时钟, 累加器的结果送入判决器与判决门限进行比较。门限值可根据输入信噪比特征进行调整, 即门限值可编程实现能有效的调整接收机的可靠性和灵活性。

3.3 数字匹配滤波器的VHDL描述

VHDL语言覆盖面广, 描述能力强, 能支持硬件的设计、验证、综合和测试, 是一种多层次的硬件描述语言[3]。本文中数字匹配滤波器的FPGA实现主要运用VHDL设计, 采用自顶向下分层设计的方法。数字匹配滤波器顶层设计包括带通滤波器、相关器及判决器3个模块, VHDL语言对本文中3个系统高层模块分别进行功能描述。相关部分的VHDL语言描述如下所示。该实体包括6个并行进程, 其中有过采样单元、并行异或单元、门限比较等。

4 结语

论文在Cyclone系列芯片EP1C3T144C8芯片上实现了全数字扩频接收机中匹配滤波器的软件仿真和硬件调试。其中PN码长度63位, 码片速率4 M/S, 晶振频率16MHz经倍频系统工作在256MHz, 扩频增益为35 dB, 占用该芯片资源的76%。

通过模拟发送数据, 采用数字逻辑分析仪采集到数据进行分析验证。如图3所示。

图3中receivecode为接收到的扩频数据输入, ocode7为PN码步进时钟, 其余为中间数据处理波形。clock_set为数字匹配滤波器捕获到相关峰的标志脉冲, 数据经过匹配滤波器捕获到后, 直接将数据解调出来, 各脉冲下跳沿对应的数据起始位, 即result对应波形为解扩数据, “01100”即为发射端发送的数据。

数字匹配滤波器是扩频接收机中的重要部分。本文采用VHDL与原理图相结合的方式在FPGA芯片上实现了数字匹配滤波器, 其中采用并行处理技术, 提高了数据处理速度, 减少了硬件延时。之后作者以此数字匹配滤波器为核心实现一款全数字扩频接收机, 全数字扩频接收机如今已经成功运用于一款通信设备中, 运行稳定可靠, 该测试结果表明, 单芯片实现数字匹配滤波器提高了扩频接收机的稳定性和可靠性。

参考文献

[1]查光明, 熊贤祚.扩频通信[M].西安:西安电子科技大学出版社, 1990.

[2]魏炳朝, 汪春霆.扩频接收机中数字匹配滤波器的设计与实现.无线电通信技术, 2003.

[3]徐志军, 徐光辉.CPLD/FPGA的开发与应用[M].北京:电子工业出版社, 2003.