端系统芯片

关键词： 芯片 模块 端系统 网络

端系统芯片（精选四篇）

端系统芯片 篇1

目前, 国内外研制的AFDX网络端系统模块基本是依靠FPGA逻辑与软件相结合的方式来实现协议解析和数据收发功能。 由于基于FPGA实现的AFDX网络端系统产品功耗、 体积以及可靠性难以满足恶劣机载环境应用需求, 本文介绍了基于AFDX网络端系统芯片实现的模块设计, 解决了制约AFDX网络发展的瓶颈, 对我国航空电子系统的发展及自主研究具有重要的意义[1]。

基于自研AFDX网络端系统芯片的模块是一款集成HKS664ES型端系统So C芯片的网络传输通信设备, 其端系统芯片内部集成ARM922T处理器, 利用该芯片上的高性能处理器实现传输层及网络层的协议处理,从而实现AFDX网络数据帧的收发。 该模块的成功研制在国内尚属首次,打破了国外在AFDX网络端系统传输卡方面的技术封锁和产品垄断, 并拥有自主知识产权, 解决了国内AFDX网络产品受制于人的困境, 为AFDX网络在国内的应用及发展做出了重要贡献。

1 模块设计

1 . 1 功能

基于自研AFDX网络端系统芯片的模块具有高度的灵活性,通过将高性能的AFDX网络端系统接口与主机处理器连接,实现AFDX网络数据的收发功能。 该模块采用双余度的AFDX网络端口, 完全符合ARINC664 协议, 发送支持128 个VL, 接收支持4 096 个VL, 具有流量规整、接收帧过滤等功能[2,3],并提供了3 种类型的接口:PMC接口、PCI接口和CPCI接口[4]。

本文提出的基于端系统芯片的模块设计方案采用软硬件协同设计方法, 以工程化、 模块化、 通用化的标准进行硬件模块设计, 同时以层次化结构设计,简化AFDX端系统传输卡软件体系架构, 提高软件可移植性和重用性设计, 使系统具有良好的维护性、 通用性。

1 . 2 硬件设计与实现

基于自研AFDX网络端系统芯片的模块架构设计灵活, 通过更换连接器接口满足不同的功能需求, 从而实现了一种多功能、低成本的模块设计。 本模块设计原理图如图1 所示, 核心芯片采用HKS664ES型芯片, 实现数据的收发, 外部功能单元包括时钟电路、 电源转换电路、复位电路、串行接口电路、主机接口电路等[5]。

1 . 2 . 1 时钟电路

模块工作过程中, 外部提供系统时钟、RTC时钟、PCI时钟3 个时钟源。 系统设计中, 基于HKS664ES芯片设计需要提供一个25 MHz外部晶振作为系统时钟, 一个2 MHz外部晶振作为RTC输入时钟,另外PCI总线时钟需要外部主机提供33 MHz输入时钟[6]。

系统集成者需要规定总线时钟振荡器的时钟质量和温度稳定性,即在某些温度下的精确度以及在整个温度范围内此精确度的变化范围。 在整个温度范围内,时钟质量应确保总的漂移不超过100 ppm。

1 . 2 . 2 复位电路

基于自研AFDX网络端系统芯片的模块提供了系统复位、JTAG复位、PCI总线复位,具体接口定义如表1所示。

系统复位信号由外部的复位芯片提供, 用于启动或者重新启动主机处理器。

PCI总线接口复位信号, 由PCI主机产生, 用于复位包括PLL在内的所有ES逻辑。 复位信号有效时,ARM922T处理器进入预定的复位状态。

调试口复位由外部调试工具产生, 用于复位ARM922T处理器的调试接口[7]。

1 . 2 . 3 主机接口电路

模块的主机接口符合32 位、33 MHz PCI总线规范,兼容PCI2.2 版本规定,PCI总线接口电平3.3 V。 支持SLAVE和MASTER两种总线控制模式,SLAVE模式用于数据传输的管理接口,供宿主机直接访问,用来配置和查询端系统通信端口信息;MASTER模式用于数据搬运,根据通信端口信息,直接启动DMA控制器,在宿主机内存和模块内部片上存储器之间进行数据交换[8]。

1 . 3 软件设计与实现

航空电子通信系统划分成五层协议:应用层、传输层、网络层、数据链路层和物理层。模块通信软件遵循航空电子通信系统软件层次结构划分,如图2,其中,物理层与数据链路层由接口模块上的硬件实现;传输层由固化于接口模块上的传输软件实现,主要负责接口模块的初始化、发送以及接收;应用软件和驱动软件驻留在主机中,其中驱动层主要实现应用层和传输层之间数据信息的传递,并为上层应用软件提供API接口函数;应用软件与特定的子系统有关,通过调用MBI驱动软件实现子系统功能要求。

模块软件分为两个相对比较独立的部分: 传输软件和驱动软件。 传输软件运行在模块上, 负责实现应用层以下的数据传输协议栈的处理, 传输软件符合ARINC664 part7 规范中定义的端系统协议层, 实现UDP /IP协议, 配合主机驱动进行端口管理和调度; 驱动软件运行主机上, 为应用程序提供标准的API接口, 用户可根据提供的配置信息完成配置表的加载、 端口创建,实现模块与主机应用软件之间的接口控制与数据传输,软件结构功能划分如图3 所示。

1 . 4 技术优势

目前, 国内外研制的AFDX网络端系统模块主要有两种方式: 一种是基于FPGA实现的AFDX网络端系统模块,另外一种是基于自研AFDX网络端系统芯片的模块。 前者在功耗、体积以及可靠性方面难以满足恶劣机载环境应用需求;后者具有功耗低、体积小、可靠性高等优势,主要对比如表2 所示。

由表2 可以看出, 基于自研AFDX网络端系统芯片的模块MTBF提高1/5, 失效率较少1/5, 功耗降为1/2,在各方面都具有较高的优势。

该模块采用的核心协议处理芯片是国内首款完全具有自主知识产权的核心AFDX网络端系统芯片, 作为通过军用电子元器件B级鉴定的自研军用核心关键元器件, 成熟度高, 具有完全自主知识产权, 符合国家 “ 元器件国产化率”的要求。

2 模块验证

截止目前, 基于自研AFDX网络端系统芯片的模块已通过摸底试验、 板级测试、 德国AIM公司、Tech Sat公司AFDX网络协议符合性测试, 充分验证后, 表明基于自研AFDX网络端系统芯片的模块满足功能要求, 并在性能、 功耗、 重量、 成本、 温度范围上具有显著优势, 且满足国产化要求。

基于HKS664ES端系统芯片的模块已经在某型号任务机上使用,试用过程中经历了C阶段、S阶段的所有验证, 设计、 检验全部按照型号任务要求进行设计、 实验、评审和质量管控,芯片配套软件严格按照GJB5000A三级要求研制。

3结论

本文提出的基于自研AFDX网络端系统芯片的模块已经成功应用于某型号任务机,并随整机完成了首飞。经过充分的验证与广泛的应用,该模块被一致认为是一款满足AFDX网络协议、集成度高、安全可靠的端系统模块。该模块的成功研制打破了国外在AFDX网络端系统的产品垄断,对我国研发具有自主知识产权的AFDX网络具有重要意义。

参考文献

[1]刘芸,王红春.AFDX端系统协议软件设计与实现研究[J].电光与控制,2012,19(11):71-76.

[2]杨峰,田泽.基于USB接口的AFDX网络TAP卡设计与实现[J].测控技术,2013,32(5):77-81.

[3]王治,田泽.一种高性能AFDX监控卡的实现技术研究[J].计算机技术与发展,2010,20(8):217-220.

[4]赵永库.新一代航空电子总线系统结构研究[J].航空计算技术,2005,35(1):99-103.

[5]刘志武,白杨.AFDX网络端系统数据接收方法研究与实现[J].微型机与应用,2013,32(21):48-54.

[6]赵永库,李贞.AFDX网络协议研究[J].计算机测量与控制,2012,20(1):8-10.

[7]张志,翟正军.基于FPGA的AFDX端系统协议芯片的设计与实现[J].计算机测量与控制,2010,18(2):422-425.

端系统芯片 篇2

关键词：DS1305 低功耗 数据采集

引言

对于许多便携式数据采集系统，需要长时间无人看管地工作，如在石油钻井下、输油管道等场所。一般需要间隔数小时进行一个采集，这样系统大部分时间处空闲状态。虽然现在低功耗单片机的睡眠状态提供了降低功耗的一种方法，但低功耗不等于没有功耗，系统长时间工作时不得不考虑功耗的问题。

为进一步节省功耗，我们在研制一数据采集系统时，利用实时时钟芯片DS1305设计一电源开关电路。利用该开关电路，可使系统在空头时处于关闭状态，每当采集时间到，由报警信号开启单片机系统以进行数据采集，在数据采集结束时，单片机关闭开关电路，系统断电。这样系统处于关闭状态，一直到下一次开关电路报警。

(本网网收集整理)

1 DS1305简介

DS1305是美国Dallas公司推出的串行接口带报警实时时钟。它有20脚的TSSOP、16脚的DIP两种封装方式[1]，工作电压范围从2.0～5.5V。

1.1 主要特性

DS1305用二一十进制(BCD)码表示实时时钟的秒、分、小时、星期、日、月和年的时间信息，并且自动对小月(少于31天的`月份)和闰年的日期进行调整，兼有带AM/PM指示12小时和24小时两种时间指示格式。图1为DS1305两种引脚的排列。

DS1305提供了主电源和后备电源的双电源引脚和一个电池输入引脚;Vcc1为主电源，Vcc2为后备电源，可充电电源接此引脚，VBAT接3V的锂纽扣电池或其它电源。VCCIF引脚用来驱动SDO和PF(电源失效输出)引脚的电平和接口的电相兼容。DS1305只支持三种电源连接方式，如图2所示。VCC1和VBAT供电时，VCC1大于VBAT0.2V时，正常对DS1305进行访问。当VCC1小于CBAT时，DS1305进入写保护。VCC1、VCC2供电时，当Vcc1比Vcc2大0.2V，Vcc1输入作为电源;当Vcc1小于Vcc2，Vcc2对DS1305供电。这种模式下，DS1305不能写保护自己。当Vcc1以+5V供电时，DS1305正常工作电流为1.28mA，时钟保持电流最大为81μA，当+2V供电时，正常工作电流为0.425mA，时钟保持电流最大为25.3μA。

DS1305支持通过SPI串行数据端口或者标准的三线接口进行时间的校正和数据的读取，可进行单字节的或连读字节束发方式的访问。SERMODE接地，串口访问模式设定为标准3线模式：SD1(串口数据输入)与SDO(串口数据输出)连接在一起作为单一的I/O引脚，它与CE、SCLK组成3线模式。SERMODE接VCC，选择SPI通信模式，具体操作可查阅有关资料。

INT0、INT1提供两个可编程的中断报警信号，可通过串行总线访问和设定秒、分、时、星期的报警时间。

X1、X2引脚直接连接标准的32.768kHz晶振，无需外接其它元件。如实时时钟有误差，可以在振荡器两端并接6pF电容进行调整。

1.2 操作方式

DS1305共有148个用户RAM，其读操作地址与写操作地址空头分开，当其高位为1时，为写操作地址空间，0为读操作地址。除实时时钟、日历寄存器和通用寄存器之外，还有作一般数据存储器用的96字节的NVRAM。对DS1305操作之前，必须对控制寄存器、状态寄存器、涓流充电寄存器进行初始化。

以下为控制寄存器(0F读，8F字)：

76543210EOSCWP000INTCNAIE1AIE0

EOSC：设置为0使振荡器开始工作，设置为1，DS1305处于低功耗闲置状态。WP：写保护位，上电初始化后，WP位处于三态，在任何写操作之前，该位必须清零。INTCN：中断控制位，控制两个中断之间的联系，置位后两个中断引脚INT0、INT1分别响应各自的中断(需中断使能)，清零后，中断1、2报警时间匹配都只能引发INT0输入低电平，INT1无效。ALE0、ALE1置1时中断0、1使能。

状态寄存器(读10H)只有两位IRQF0、INQF1，置位时分别表示中断时间匹配。涓流充电寄存器(读11H，写91H)控制涓流充电的特性。

嵌入式芯片测试系统设计 篇3

关键词：嵌入式芯片；FPGA；人机交互界面

嵌入式芯片是当前一些主流数码设备的核心部件，也是嵌入式系统的硬件基础。嵌入式系统是以应用为中心，软硬件可裁减的，适应应用系统对功能、可靠性、成本、体积、功耗等综合性严格要求的专用计算机系统。简单地说，嵌入式系统集系统的应用软件与硬件于一体，类似于PC中BIOS的工作方式，具有软件代码小、高度自动化、响应速度快等特点，特别适合于要求实时和多任务的体系。

嵌入式芯片主要包括FPGA芯片(Field Programmable Gate Array 现场可编程门阵列），MCS-51系列芯片等等。本文主要介绍面向嵌入式芯片的指令测试系统。

一、系统架构

测试系统的主体是面向嵌入式芯片的人机交互界面。它为用户提供了检测芯片指令集的各种便捷操作。

为了更好的实现测试体系的各项功能，笔者在编写程序时，将测试系统人为的分成了几个模块。这些模块之间有着非常紧密的联系，每一步的实现都是下一步成功运行的基础。

测试体系的主体架构主要分为五个部分：

（一）源代码的输入与保存

用户可以通过编辑框输入代码，实现程序的编写。此外系统还为用户提供了编辑框的清空操作，并可以自动将编写的代码保存为.asm文件。

（二）源文件的读取与显示

用户可以将已经编写好的源文件读入系统，并对其进行编辑。

（三）交叉编译

系统对读入的源文件进行编译，期间用户可以自动配编译工具，编译完成后系统将自动报错。

（四）串口的输入输出

系统可以将用户指定的二进制文件送到串行口中，并发送至连接到PC端的8051芯片中。发送成功后，系统将显示已经发送的信息。

系统可以自动接收来自串口的消息，并显示在相应的列表框中。

（五）程序运行日志

系统在用户运行了测试体系之后，即程序的出口处，自动生成程序的运行日志，它为用户显示了程序运行的各项参数，例如程序运行时间，串口状态等。

此外系统为了使用户可以更加方便自如的使用本测试框架，在每一部分的实现过程中，都充分考虑了软件的灵活性，尽可能的让用户自主配置测试体系的各项参数。

二、系统设计

（一）整体性

作为嵌入式测试系统的人机交互界面，在其设计的过程中必然要形成一套完备的软件体系，即保证程序运行的整体性。这关系到整个测试系统的完整性和稳定性。

源代码输入和源文件读取部分主要是将指令集测试代码导入到系统中。交叉编译部分的工作是对导入系统的测试代码进行编译处理，以便用户对测试代码进行调试。串口检测部分是将编译通过的测试程序所生成的二进制文件以8位字符串的形式送入串口，经过开发板的运行以后，将结果通过串口输出到指定的LCD显示屏或PC上，从而验证测试程序的可执行性。程序运行日志是对整个程序运行的效率和稳定性向用户提供的反馈信息。

（二）灵活性

在保证程序运行的整体性的同时，为了使测试体系的使用更加的方便，提高测试体系进一步完善的空间，就必须保证各功能模块的灵活性。在源代码输入和源文件读取的部分，系统默认的输入程序是汇编程序，但用户也可以输入C程序，JAVA程序，XML程序等多种程序语言。同时，在交叉编译部分也可以通过调用不同的编译器和链接器对这些程序编译调试，这无形中将单一的面向嵌入式芯片的汇编编译器扩展为集C语言编译器，JAVA语言编译器和XML语言编译器等多种编译器于一体的集成编译环境，从而实现强大的编译功能。串口检测部分为用户提供串口参数的配置框，并支持串口信息的发送与接收，从而使测试体系具有了类似超级终端的串口通信功能，这也为用户对串口操作提供了极大的方便。

三、结束语

作为当前主流的数码产品的关键部件，嵌入式芯片必然会在未来的IT市场上占有越来越重要的地位。本文所探讨的嵌入式芯片测试系统正是基于这样的考量，不但从源代码的输入与保存，源文件的读取与显示，交叉编译，串口的输入输出和程序运行日志这五个模块来构建测试系统，而且还从程序设计的整体性和灵活性两个方面，对该系统进行了评测。未来的嵌入式系统和普通的计算机系统在微型化和小型化方面将会趋于一致，而测试系统也可以进一步扩展为对整个计算机系统进行相应的检测。希望测试系统能为嵌入式芯片的发展做出一定的贡献。

参考文献：

[1]胡振华.VHDL与FPGA设计[M].北京:中国铁道出版社,2003.

[2]陈荣,陈华.VHDL芯片设计[M].北京:机械工业出版社,2006.

[3]张大波,吴迪,郝军.嵌入式系统原理设计与应用[M].北京：机械工业出版社,2005.

[4]邓华,毛岩,吉正.VisualC++案例教程[M].北京:中国多媒体电子出版社,2001.

端系统芯片 篇4

目前有许多不同的成像系统, 而其中被普遍采用的图像传感器主要分为电荷耦合器件CCD和互补金属氧化物场效应管CMOS两大类。随着CMOS制造工艺水平不断提高, CMOS图像传感器的低功耗、小尺寸、单芯片系统集成等优势越来越明显, 从而被广泛地应用在数码产品、空间光学系、医疗设备、视频监控、汽车电子等社会生活各个领域。因此, 设计一个具有市场竞争力的图像传感器芯片具有重要的现实意义。本文阐述了一个640×480CMOS图像传感器芯片的物理设计, 描述了整个后端物理设计过程, 结合芯片电路自身的特点, 提出了相应的设计方法。最终芯片成功流片, 芯片面积是44.9 mm2, 封装后面积是216mm2, 测试数据结果表明, 各项参数符合设计要求。

2 芯片概况和主要结构

芯片基于0.11μm CIS工艺制造。芯片使用3.3V电压供电, 内部共有3个时钟, 设计功耗为198mv, 封装引脚为48个。相比CCD, CMOS图像传感器则是把整个图像系统集成到同一芯片内。该芯片是一款较为复杂的数模混合的SOC芯片, 它集成了包括二维像素感光阵列, 放大器, 寄存器阵列, 时序控制单元, 偏置电路和A/D单元等在内的多个模块单元, 从而构成了整个图像采集系统电路。

其中二维像素感光阵列由640×480个像素单元共同组成。放大采用2倍PGA控制可进行8倍模拟增益放大, 从而将像素上反映光强的弱电荷信号进行了差分放大。模数转换器 (AD) 单元采用双通道流水线AD转化器完成模拟至数字之间的转换, 其分辨率为10位。时序控制单元控制着信号的读出模式、积分时间、数据输出速率等。为了使芯片中各单元电路按规定的节拍协调工作, 芯片使用了多个时钟控制信号。

3 芯片物理设计

3.1 物理设计流程

芯片设计采用业界主流的ASIC半定制自顶向下 (Top-Down) 设计流程。其后端从网表到GDSII的设计流程如图1所示。

3.2 布局规划

布局规划在芯片设计中占据着重要的地位, 它的合理与否直接关系到芯片的时序收敛、布线通畅、电源稳定以及良品率。本文芯片的布局规划基于Cadence EDI软件来实现。根据芯片的特点, 布局时所有模块都放置在外边沿, 目的是为了尽量保留完整的空间放置标准单元, 并根据整体数据流的走向, 尽量保证时序和逻辑上关系密切的模块靠近对方, 这样便于走线, 同时也提高了芯片面积利用率。由于芯片是数模混合, 为了避免了数字信号与模拟信号之间的干扰。对于芯片中的模拟IP, 则将其放置于芯片的角落或边沿, 并且在模拟模块周围设置保护隔离环。

3.3 电源规划

深亚微米下, 导线的宽度变小, 长度变长, 电压降效应更加影响了延迟的变化, 降低噪声容限值, 从而引起芯片时序违例, 严重时可将芯片功能失效, 因此电压降问题变得不可忽视。电压降对于芯片性能的影响非常大, 一般情况下, 5%的电压降会增大10%~15%的线延迟。因此一个合理的电源网格规划, 是芯片设计考虑的首要问题。

芯片内核工作电压为1.5V, I/O工作电压为3.3V。根据工艺参数, 越下层的金属宽度和pitch不断减小, 而且电源线厚度也在减小, 因此高层金属具有电阻率小, 可有效减少IR-Drop。依据这个原则, 在将外面的Power引入到芯片core内部时, 就采用高层Metal构建stripe。同时每隔相应的距离, 设计横竖交错相结合的电源条 (Power Strips) , 形成供电网络结构, 从而覆盖整个芯片, 这样进一步减小了电压降 (IR-Drop) , 使得芯片供电均匀。

3.4 时钟树综合

根据在芯片内的不同分布特点, 时钟树可分为H-tree、X-tree、Balanced tree和clock grid/mesh等结构。时钟树综合根据时钟约束文件 (SDC) 的要求生成spec文件, 从时钟根节点到每一个叶节点的延迟中, 逐级地在适当位置插入缓冲器 (Buffer或Inverter) , 选择合适的缓冲器类型和时钟树层次结构来平衡负载, 尽可能减少偏移, 得到最小时钟偏差, 至此整个时钟网络形成。

由于时钟信号影响着整个芯片性能, 则优先对时钟信号进行布线, 为了减小时钟线上的串扰对时序造成的影响, 采取了2×Width_2×Spacing_cts方式增大了时钟线之间的间距和宽度, 减少了其他信号的干扰。之后经Post CTS optimization后, 对时序进行了SI分析和迭代修复, 达到了设计要求。

3.5 静态时序分析

芯片中的延迟由器件本身延时和互连线所引起的延迟组成。但随着器件特征尺寸进入深亚微米阶段, 互连线延迟在电路延迟中起到决定性作用, 数据表明到0.1微米左右时, 互连延迟可达95%以上。互连延迟线严重影响着IC性能。静态时序分析成为精确计算时序和发现微小时序错误的有效手段。

静态时序分析通过遍历网表中的所有路径, 找出所有违反时序约束的路径, 主要检查建立时间和保持时间是否满足时序要求。为了尽早检测到设计中存在的时序问题, 减少设计的迭代次数, 确保时序收敛, 在设计过程的相关阶段都进行了静态时序分析。在版图设计之前, 由于没有时钟网络结构, 只能根据线性负载模型 (WLM) 和设定相应的约束来估算互连线延迟。在版图之后, 电路中的每根物理连线的结构已被确定, 因此提取真实的连线寄生参数写到SDF文件并反标回网表, 时序才得以精确计算。通过反复迭代, 直至满足了芯片所需的60MHZ工作时序要求。

3.6 物理验证

特征尺寸的不断缩小, 后端物理设计面临着可制造性设计的诸多问题, 比如天线效应, 金属密度, 宽金属开槽孔等等。为了降低流片风险, 在可制造性设计 (DFM) 之后, 需要进行一系列检查工作, 尤其进入深亚微米工艺时代验证显得更为重要。整个验证过程包括时序验证、物理验证和逻辑功能验证三大任务。时序验证包括静态时序分析 (Prime Time) 和形式验证 (Formality) 。物理验证包括DRC、ERC和LVS。

芯片通过上述可制造性设计和相关验证后, 保证了其设计的正确性, 之后将GDSII文件交付生产厂并顺利成功流片, 芯片封装图如图2 (a) 所示。通过测试系统的测试, 芯片功耗为198mw, 工作电压为3.3v, 封装面积为216mm2, 其芯片效果图如图2 (b) 所示。

4 结束语

本文阐述了基于CMOS图像传感器芯片的后端物理设计。重点介绍了布局规划, 电源规划, 时钟树综合, 静态时序分析和物理验证, 并结合芯片电路自身的特点和后端设计经验, 对每一步认真分析, 提出了相应的设计方法。面对后端物理时序、功耗、可制造性设计的诸多挑战, 对设计进行一系列验证工作, 有力地保证了本次芯片的时序收敛和成功流片。随着IC不断进步, 新的工具、新的流程和新的方法将不断完善, 以应对后端物理设计的不断挑战。

摘要：本文阐述了CMOS图像传感器芯片数字模块的后端物理设计与实现。结合芯片电路自身的特点, 提出了相应的设计方法, 重点介绍了布局规划, 电源规划, 时钟树综合, 静态时序分析和物理验证。考虑到深亚微米下芯片的复杂性, 芯片经过可制造性设计和相关验证后才交付代工厂。芯片最终采用0.11μm CIS工艺成功流片, 测试结果表明各项参数符合设计要求。

关键词：后端,物理设计,布局布线

参考文献

[1]M.Bigas, E.Cabruja, J.Forest, J.Salvi.Review of CMOS image sensors[J].Microelectronics Journal, 2005, Vol.37 (5) , pp.433-451.

[2]Wang Jun, Li Guohong.The application of CMOS image sensor in space remote sensing[J].Space-craft Recovery&Remote sensing2008.29 (2) :42-47.

[3]陈春章, 艾霞, 王国雄.数字集成电路物理设计[M].北京:科学出版社, 2005.

[4]Hodges D A, Jackson H G, Saleh R A.Analysis and Design of Digital Integrated Circuits:In Deep Submicron Technology (3rd Edition) .Mc Graw Hill, 2003.

[5]Rabay J M, Chandrakasan A, Nikolic B.Digital Integrated Circuits, 2nd Editon, Prentice Hall, 2002.

[6]Veendrick, H.Deep-Submicron CMOS IC, Kluwer Academic Publishers, Ten Hagen en Stam, Deventer, The Netherlands (2000) .