转换芯片（精选四篇）
转换芯片 篇1
关键词：A/D转换,MAX186,单片机
在数据采集系统中, 模数转换是一个至关重要的环节。常用的有并行A/D转换器件或串行A/D转换器件, 并行A/D转换芯片, 转换速率高, 但电路规模也较大, 价格昂贵。串行A/D转换芯片转换速率较并行器件低, 但电路规模小、功耗低、价格低, 所以, 在对精度和转换时间要求不是很高的数据采集系统中, 使用串行A/D转换芯片是一个具有较高性价比的选择[1]。文中使用的A/D转换芯片MAX186与单片机进行接口作为一个模块挂载在485总线上, 接收上位机传来的控制命令, 进行多路数据的采集的采集和转换。
1 系统作用和构成
A/D转换模块的作用是接收上位机发送的命令, 启动A/D转换, 将采集的传感器模拟电压或电流信号转换成相应的数字量, 并将这些数字量返回给上位机。A/D转换模块由微处理器AT89S52, MAX186接口电路、复位电路、RS-485、RS-232接口电路构成。
2 A/D转换芯片MAX186
A/D转换模块选用的转换芯片是M A X I M公司的M A X 1 8 6, MAX186是一个采用逐次逼近A/D转换技术的高速超低功耗8输入通道的串行12位模数转换器。内部具有8通道多路转换器、宽带跟踪/保持电路和串行接口。8路单端输入或4路差分输入可由软件设定, 转换结果由串行接口输出。分辨率为12位, 采样速度达133kHz, 芯片可由单5 V或双±5 V电源供电。其串行接口可与S P I T M、QSPITM、WicrowireTM兼容。可采用内部时钟或外部时钟完成A/D转换。内部基准电压为4.096V, 具有硬件关断和两种软件关断模式[2]。其引脚说明如表1所示。
3 MAX186与单片机的接口
文中采用两片MAX186芯片进行A/D转换。MAX186主要控制信号线有D O U T—串行数据输出, S S T R B—串行选通脉冲输出, DIN—串行数据输入, CS—低电平有效芯片选择, SCLK—串行时钟输入, 这些信号分别由单片机的P0口和P2口控制。MAX186与单片机接口电路如图1所示。
4 A/D转换模块程序设计
MAX186与单片机的接口是串行的, 在程序设计时应严格按照时序图来设计, MAX186的时序如图2所示。MAX186工作时, 当CS为有效时, 在时钟SCLK的每一个上升沿把一个最高位为“1”的控制字节的各位送入输入移位寄存器, 控制器收到控制字节后, 选择控制字中给定的模拟通道并在SCLK下降沿启动A/D转换。控制字节的格式如表2所示。启动转换后MAX186可使用外部串行时钟或内部时钟来完成逐次逼近转换。在两种时钟方式中, 数据的移入、移出都由外部时钟来完成。在外部时钟方式时, 外部时钟不仅移入和输出数据, 而且也驱动每一步模数转换。在控制字节的最后一位之后, SSTRB有一个时钟周期的高电平, 在其后的12个SCLK的每一个下降沿, 转换后的数据的各位出现在DOUT端[3]。需注意, 变换必须在较短时间内完成, 否则采样/保持电容器上电压的降低可能导致变换结果精度降低, 如果时钟周期超过10us, 或者由于串行时钟的中断使得变换时间超过120us时, 要使用内部时钟方式。 (如图2表2)
以MAX186一个通道为例, 相应的C51程序如下:
5 结语
实验证明, 由串行A/D转换芯片MAX186构成的多路数据采集系统能够实现多路模拟信号的采集和转换工作, 系统电路设计、软件程序设计简单, 运行可靠性较高。
参考文献
[1]赵望达.串行A/D转换器MAX186原理及其应用[J].器件应用, 2002:12-14.
[2]MAXIM公司.MAX186datasheet.
转换芯片 篇2
28X核提供了高达400 MIPS的计算带宽,它能够满足大多数经典实时控制算法,在工业自动化、光传输网络和自动控制等领域拥有应用前景。但是,在获得其较高工作时钟频率150 MHz、低功耗的I/O口3.3 V电压的同时,对其在电磁兼容和ADC模数转换单元等实际应用提出了更高的要求。特别是ADC模数转换单元,受到了众多使用者的诟病,称其实测的精度甚至低于TMS320F2407的10 bit ADC模数转换精度。有人怀疑TMS320F2812核内数字地和模拟地连接设计有缺陷,但尚未得到TI公司的证实。TI公司发布了SPRA989[2]的ADC校准文档,仅修正了模数转换的增益和偏移,与完全实用的要求尚有一定差距。本文从实际应用的角度出发,考虑其外围设计因素,提高ADC模数转换精度。
1 ADC模数转换精度分析以及测试方法
影响ADC模数转换最终结果精度的原因很多,诸如芯片内部模数转换、模数转换的增益和偏移引起的误差,这些都是生产厂商控制和研究的领域,本文不作讨论。本文只考虑用户可以修改和控制的范畴,如修改外围硬件设计减少输入误差、调节芯片参数减少输入和转换误差、软件滤波减少输出误差。围绕这3个环节可细化分解为:硬件RC滤波输入信号的影响、供电电源滤波的影响、芯片工作时钟频率的影响、芯片的ADC转换窗口大小的影响、使用外部RAM的影响、输出信号软件滤波的影响以及上述方法的组合等[3,4]。
使用DH1718D-2双路跟踪稳压稳流电源提供测试的输入电压信号,通过TDS2014数字存储示波器测量输入电压信号,用含TMS320F2812的最小系统板IMEZ2812V3.4板进行模数转换,最后通过SEED-XDSPP仿真器,在计算机仿真软件上监测并记录输出电压信号。
将上述设备按以下步骤进行连接测试:
(1)将计算机和SEED-XDSPP仿真器通过并口连接。
(2)将SEED-XDSPP仿真器和IMEZ2812V3.4板通过JTAG口连接。
(3)将DH1718D-2双路跟踪稳压稳流电源电压调至0~3 V,并连接至IMEZ2812V3.4板的JP4口的R_ADCI-NA6脚和DSP_VSSA(ADCLO)脚。
(4)用TDS2014数字存储示波器测试输入电压信号,并用计算机仿真软件观测仿真测试结果曲线。
(5)分别增加输入信号硬件滤波、电源滤波和软件信号滤波及改变相关ADC寄存器值,并重复以上步骤测试。
先使用恒定电压输入信号比较不同设定方案的效果,然后对选定方案进行全量程校核。
2 ADC模数转换精度测试过程及状态描述
取基准状态为:测试直连输入信号,外部RAM,PLL=0x0A,HSPCLK=1,ADCCLKPS=2,CPS=1,ACQPS=0。其余状态未加说明的均为基准状态+变化状态。分别进行ADC模数转换精度测试。
2.1 恒定电压模数转换测试比较
图1恒定电压模数转换测试比较的12幅图对应测试状态及结果如表1。
2.2 全量程电压模数转换校验
通过以上测试恒定电压模数转换测试比较,综合考虑转换精度和转换时间,采用以下方案:硬件滤波输入信号,软件信号滤波10x10,电源滤波100 u,内部RAM,PLL=0x0A,HSPCLK=1,ADCCLKPS=2,CPS=1,ACQPS=0。在上述状态,ADC全量程转换测试结果如表2。
通过图2可以看出,上述方案不仅在恒定电压2 V时可以提高ADC转换精度,在TMS320F2812的ADC全量程范围内,均可以获得较好的转换精度。
通过以上ADC模数转换测试结果,可以得出以下结论:
(1)在外部RAM中运行程序ADC转换误差较大。
(2)降低芯片主频可以提高ADC转换精度。
(3)增大采样窗口可以提高ADC转换精度,但转换时间相应延长。
(4)电源滤波可以提高ADC转换精度。
(5)输入信号硬件RC滤波可以大幅度提高ADC转换精度。
(6)软件滤波可以大幅度提高ADC转换精度,但转换时间相应延长。
综合考虑上述结论,可以采用2.2中建议的电源滤波+硬件RC滤波+软件滤波方案来解决TMS320F2812的ADC模数转换测量精度差的问题。
参考文献
[1]Texas Instruments Incorporated,TMS320F2810,TMS320F-2811,TMS320F2812Digital Signal Processors[R],SPRS174K,2004.6.
[2]Alex Tessarolo,F2810,F2811,and F2812ADC Calibration[R].DSP Application Journal,SPRA989,2004,5.
[3]Texas Instruments Incorporated.TMS320F28x analog to digital converter(ADC)reference guide[R].SPRU060A,2003,10.
转换芯片 篇3
关键词：船舶气象仪,A/D,8254
气象信息是船舶航行的重要导航信息, 直接影响船舶的航行安全。随着海洋科技的发展, 船舶越行越远, 以前罕有人迹的远海, 现在也时有船舶经过。这些海域远离大陆, 一旦出现异常气候现象, 就需要他们适时做出正确的反应。如何完成航速、航向信息的获取, 气象信息的发送有赖于准确的计数器, 为此笔者对可编程定时器/计数器8254芯片在船舶气象仪对外通信中的应用进行了讨论。
1 船舶气象仪的功能原理
船舶气象仪用于各类船舶进行风速、风向、气温、相对湿度等气象要素观测。它主要由传感器、显示器及电缆等组成[1]。现代的船舶气象仪可以自动接收航速、航向信息, 同时又可将气象信息发送给需要气象信息的仪器设备。
各个传感器将测得的气象信息变成电信号, 船舶气象仪同时自动接收的航速、航向信息, 通过输入接口送到主仪器, 主仪器进行采样、转换、计算、编辑, 然后将编辑好的气象参数发送给需要气象信息的仪器设备[2,3]。
2 8254芯片的结构
8254是一种常用的可编程定时器/计数器芯片, 工作频率最高为10 MHz (见图1) 。
1) D0~D7:8位双向三态数据总线, 是PC总线与8254之间的数据传输线。
2) RD:读控制信号。RD=0时, 配合CS信号读取8254内部计数器的值。
3) WR:写控制信号。WR=0时, 配合CS信号将计数常数写入8254计数器内。
4) CS:片选信号。通常接地址译码器输出。WR=0时将8254内部数据总线与系统总线连接在一起, 该芯片被选中, 允许工作。
5) A0, A1:地址选择线, 4种组合分别选择3个计数器和控制字寄存器。
3 A/D转换和实际硬件电路
A/D转换的全过程通常分成:采样、保持、量化和编码4个步骤 (见图2) 。
8254计数器在船舶气象仪A/D转换中, 负责提供可编程的采样信号 (见图3) 。
计数芯片8254作为一款使用十分广泛的可编程定时, 已经占据这个舞台太长时间。随着相关硬件技术的日益成熟, 更新、更精确、更强大的芯片将不断涌现。同时新材料、新技术的应用在促进了船舶工业发展的同时, 势必带动相关辅助产业的发展变化, 可能在不远的将来, 利用8254芯片的船舶气象仪将渐渐退出船舶导航领域, 但是采用新的技术与传感器的具有更强大功能的船舶气象仪及与之相配套的各型芯片将不断出现。
参考文献
[1]世界气象组织仪器和观测方法委员会 (CIMO) .气象仪器和观测方法指南[M].北京:气象出版社, 2000.
[2]王平, 梁峰, 成文, 等.浅谈船舶气象仪用传感器[J].机械管理开发, 2011 (6) :20-22.
转换芯片 篇4
关键词：模/数转换,ADC08D1000芯片,超高速采样,FPGA芯片,VHDL语言
0 引 言
美国国家半导体公司的超高速ADC-ADC08D1000是一款高性能的模/数转换芯片。它具有双通道结构,每个通道的最大采样率可达到1.6 GHz,并能达到8位的分辨率;采用双通道“互插”模式时,采样速率可达2 GSPS;采用128脚LQFP封装,1.9 V单电源供电;具有自校准功能,可通过普通方式或扩展方式对其进行控制;可工作在SDR,DDR等多种模式下。下面对该芯片进行详细介绍。
1 ADC08D1000的结构和管脚说明
1.1 ADC08D1000的结构
ADC08D1000的结构如图1所示,主通道由输入多路模拟开关、采样保持电路、8位ADC和1∶2分离器/锁存器组成。它共有两路相同的通道。控制逻辑由普通方式或扩展方式进行配置,对整个芯片进行控制。
1.2 ADC08D1000的管脚说明
ADC08D500采用128脚LQFP封装,管脚图见图2。
其关键管脚说明如下:
(1) OUTV/SCLK:输出电压幅度/串行接口时钟。高电平时,DCLK和数据信号为普通差分幅度;接地时,差分幅度会降低,从而减少功耗。当扩展控制模式开启时,此脚为串行时钟脚。
(2) OUTEDGE/DDR/SDATA:DCLK时钟沿选择/DDR功能选择/串行数据输入。当此脚连接到1/2 VA或者悬空时,进入DDR模式。扩展控制模式时,这个脚作为SDATA输入。
(3) DCLK_RST:DCLK的复位。一个正脉冲可以复位和同步多片ADC中的DCLK输出。
(4) PD/PDQ:低功耗模式管脚。逻辑高电平加在此脚会使芯片进入休眠状态,当逻辑高电平加在PDQ上只会使Q通道ADC进入休眠状态。
(5) CAL:校准过程初始化引脚。
(6) FSR/ECE:全量程选择以及扩展控制模式选择,在非扩展控制模式,逻辑低电平会把全量程差分输入范围(峰峰值)设置为650 mV;逻辑高电平会把全量程差分输入范围(峰峰值)设置为870 mV。当此脚连接到1/2VA或者悬空时,进入扩展控制模式。
(7) CLK+/CLK-:ADC的LVDS时钟输入。这个差分时钟信号必须是交流耦合的。输入信号将在CLK+的下降沿被采样。
(8) VINI+/VINI-/VINQ+/VINQ-:ADC的模拟输入脚。
(9) CalRun:校准运行指示。高电平有效。
(10) DI/DQ/DId/DQd:I通道和Q通道的LVDS数据输出。
(11) OR+/OR-:输入溢出指示。
(12) DCLK+/DCLK-:差分时钟输出,用于将输出数据锁存。延迟和非延迟输出数据与此信号同步。当工作在SDR模式时,这个信号的速率为1/2输入时钟速率;当工作在DDR模式时,这个信号为1/4输入时钟速率。
2 ADC08D1000的功能描述
2.1 自校准
自校准在上电后运行,也可以由用户引发。在量程转换或温度有较大变化时需要运行自校准,建议在上电20 s后进行。在休眠模式时,不能进行自校准。
正常操作下,上电或用户触发都能引发自校准。用户触发时,使CAL为至少10个周期的低电平加上至少10个周期高电平,自校准的运行时间大概为140 000个时钟周期,注意在上电时保持CAL为高可以阻止自校准的发生。自校准运行时,CALRUN为高。自校准时,CALDLY不能悬空。
2.2 采样
数据在CLK+的下降沿被采得,13个周期后在DI/DQ得到,14个周期后在DId/DQd得到,还要加上一个小的延时,只要CLK给出,就开始采样。
2.3 控制模式
一些基本的控制都能通过普通模式来设置,比如自校准、休眠模式和量程设置等。ADC08D500还提供扩展控制模式,借助串行接口来配置芯片内部的寄存器,扩展控制模式不能动态地选择。使用扩展模式时,引脚控制被忽略。控制模式通过14脚(ECE)来选择。
2.4 时钟
CLK必须为交流耦合的差分时钟。DCLK用来送给外部器件来锁存数据,可以选择采样方式(SDS/DES)和数据输出方式(SDR/DDR)。
(1) DES双边沿采样。
双边沿采样时,用双通道对同一个输入信号采样,一个在上升沿采样,另一个在下降沿采样,因此相当于两倍的采样率。在这种模式下,输出的并行4 B数据,按时间先后顺序为DQd,DId,DQ,DI。普通控制模式时,只能对I路进行双边沿采样,扩展控制模式时,可以选择I路或Q路。
(2) 输出边沿设置。
在SDR模式下,通过设置OutEdge(Pin14)来选择输出数据在上升沿还是下降沿锁存,高电平为上升沿,低电平为下降沿。
(3) DDR。
可以通过对4脚进行设置来选择输出方式,高电平为SDR上边沿锁存,低电平为SDR下边沿锁存,悬空为DDR。SDR时DCLK频率与数据输出率一致,DDR时DCLK频率为数据输出率的一半。
3 ADC08D1000的控制
3.1 普通控制
普通控制方式主要是对对应管脚的电平设置,主要有CAL,CALDLY,FSR,OUTEDGE,OUTV,PD和PDQ等方式。以双边沿采样、650 mV(峰峰值)、低边沿SDR非低功耗模式为例,用VHDL语言对其进行配置。为了保证采样精度,考虑到实际应用中的发热及环境变化等因素,采用初始化延时的方法,利用芯片本身的自校准功能予以解决,普通模式下的程序如下:
process(clk,reset)
begin
if reset=′1′ then
power_on<=′1′; //未上电
cal<=′1′; //自校准初始化
caldly<=′0′; //自校准延迟初始化
dclk_rst<=′0′; //DCLK输出同步
fsr<=′0′; //量程为650 mV
outedge<=′0′; //DCLK低边沿同步SDR模式
outv<=′1′; //普通dclk电平
pd<=′0′; //非低功耗模式
pdq<=′0′;
elsif clk′event and clk=′1′ then
-- init_counte为初始化时钟
if init_counter=20000000 then
power_on<=′0′; //芯片上电
elsif init_counter=60000000 then
caldly<=′z′; //选择DES模式
elsif init_counter=1000000000 then
cal<=′0′; //自校准开始
elsif init_counter=1002000000 then
cal<=′1′;
elsif init_counter>1500000200 then
if calrun=′0′ then
dcmrst<=′0′; //运行不正常,复位
end if;
end if;
end if;
end process;
3.2 扩展控制
3.2.1 控制字格式
当FSR/ECE脚连接到1/2 VA或者悬空时,进入扩展控制模式。扩展控制接口包括3个管脚:SCLK,SDATA,SCS,用来配置8个只写寄存器。
SCS:当写一个寄存器时,此脚应置低。
SCLK:最大为100 MHz,在上升沿写数据。
SDATA:写每个寄存器需要32 位数据,包括头、地址和寄存器值。从最高位开始移入,格式为000000000001(头12位)+4位地址+16位数据。地址和值的含义请见寄存器描述部分。写各寄存器时不用间断,可以在第33个脉冲时继续写下一个寄存器。串行接口时序见图3。
3.2.2 寄存器描述
用于扩展控制的寄存器共有8个,分别描述如下:
(1) 配置寄存器(地址1h)
位15: 必须为“1”。
位14: 必须为“0”。
位13: 必须为“1”。
位12: DCS,占空比稳定器。当该位置“1”时,一种占空比稳定电路应用到CLK上,使输入时钟更稳定。默认为“1”。
位11: DCP,DDR时钟相位。此位只有在DDR模式下才有效。当本位为“0”时,DCLK的边沿与数据的边沿同相;当本位为“1”时,DCLK的边沿与数据的边沿同差180°(在数据的中间),默认为“0”。
位10: Nde,DDR使能。当此位为“0”时,为DDR模式。此时输出数据在DCLK的上升沿和下降沿输出。当此位为“1”时,为SDR模式,默认为“0”。
位9 : OV,输出电压。此位决定LVDS输出电压(峰峰值)的幅度,置“1”时,为600 mV,置“0”时,为450 mV,默认为“1”。
位8 : OE,输出边沿。此位决定在SDR模式下数据的输出边沿。置“1”时,输出数据在DCLK+的上升沿变化;置“0”时,输出数据在DCLK+的下降沿变化;默认为“0”。
位7: 0,必须为 “1”。
(2) I通道偏置(地址2h)
位15: 8,偏置值:I通道的输入偏置值;00h为0偏置,FF为45 mV;步进为0.176 mV;默认为00h
位7: 符号位。“0”为正偏置,“1”为负偏置,默认为“0”。
位6: 0,必须为 “1”。
(3) I通道满量程电压调整(地址3h)
位15:7,满量程电压调整值,满量程电压随此值(峰峰值)单调线性变化。
0000 0000 0 560 mV
1000 0000 0 700 mV
1111 1111 1 840 mV
默认值为1000 0000 0;
位6: 0,必须为 “1”。
(4) Q通道偏置(地址Ah)
与I通道偏置定义相同。
(5) Q通道满量程电压调整(地址Bh)
与I通道满量程电压调整定义相同。
(6) DES使能(地址Dh)
位15:DES使能:置“1”配置双边沿采样模式。置“0”配置单边沿采样模式。默认为“0”。
位14:自动时钟相位控制。置“1”时打开自动时钟相位控制,此时,DES粗调和微调失效。一个相位检测电路被用来保证I路和Q路的采样边沿相差180°。置“0”时关闭自动时钟相位控制, I路和Q路的采样边沿相位差由DES粗调和微调值来设定,默认为“0”。
位13:0,必须为“1”。
(7) DES粗调(地址Eh)
位15:输入选择,置“0”时I路用于双边沿采样,置“1”时Q路用于双边沿采样。默认为“0”。
位14:调整方向选择,置“0”时,I路滞后于Q路;置“1”时,Q路滞后于I路。默认为“0”。
位13:11:粗调幅度,步进为20 ps。默认为“000”。
位10:0:必须为“1”。
(8) DES微调(地址Fh)
位15:7,微调幅度。步进为0.1 ps。默认为00h。
位6:0,必须为“1”。
以双边沿采样、650 mV(峰峰值)、低边沿SDR非低功耗模式为例,用VHDL语言配置如下:
type reg_addr is array (7 downto 0)of std_logic_vector(3 downto 0);
type reg_value is array (7 downto 0)of std_logic_vector(15 downto 0);
signal addr:reg_addr;
signal value:reg_value;
signal head:std_logic_vector(11 downto 0)
:="000000000001";
signal cont:integer range 0 to 256;
signal scs:std_logic;
signal shift_data:std_logic_vector(255 downto 0); //移位寄存器
begin
process(clk)
begin
if clk′event and clk=′1′ then
if load=′0′ then
--定义寄存器地址--
addr(0)<="0001";addr(1)<="0010";
addr(2)<="0011";addr(3)<="1010";
addr(4)<="1011";addr(5)<="1101";
addr(6)<="1110";addr(7)<="1111";
--定义寄存器值--
value(0)<=x"b2ff";value(1)<=x"007f";
value(2)<=x"807f";value(3)<=x"007f";
value(4)<=x"807f";value(5)<=x"ffff";
value(6)<=x"07ff";value(7)<=x"007f";
shift_data<=head&addr(7)&value(7)
&head&addr(6)&value(6)
&head&addr(5)&value(5)
&head&addr(4)&value(4)
&head&addr(3)&value(3)
&head&addr(2)&value(2)
&head&addr(1)&value(1)
&head&addr(0)&value(0);
cont<=0;
scs<=′1′;
elsif load=′1′ then //装载寄存器
if cont=0 then
cont<=cont+1;
scs<=′0′;
elsif cont<256 then
//移位输出
shift_data(255 downto 1)
<=shift_data(254 downto 0);
cont<=cont+1;
elsif cont=256 then
scs<=′1′;
end if;
end if;
end if;
end process;
scsout<=scs;
sdata<=shift_data(255);
sclk<=(not clk)and(not scs);
4 结果仿真
用信号发生器输出幅度为600 mV(峰峰值),频率为50 MHz的正弦波。将ADC08D1000到采样信号引入FPGA,用ChipScope软件观察DID,DQD,DI,DQ的波形,如图4所示。
5 结 语
ADC08D1000在满足超高速采样的情况下各种性能都有很好的表现。采样精度高,出错概率小,功耗较低,正常运行下功耗不超过1.6 W,低功耗模式下不超过20 mW。工作模式灵活,可以根据需要配置成多种工作方式。在卫星机顶盒、测量仪器、射频采样等中高端的各种需要高速采样的场合值得推荐使用。
参考文献
[1]National Semiconductor Corporation.ADC-08D1000 HighPerformance,Low Power,Dual 8-Bit,1 GSPS A/D Convert-er[EB/OL].http://www.national.com,2004.
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