数字下变频算法

关键词： 数字

数字下变频算法（精选七篇）

数字下变频算法 篇1

在大带宽、高性能频谱仪中, 为了实现同步解调, 要求数字本振与中频信号的频率和相位都相同。[1]传统的数字下变频受数字本振的影响, 输入ADC的中频信号只能是唯一值, 不具有灵活性。为了提高输入中频信号的随机性, 数字本振也需具有可变性。

DDC (Digitial Down Converte, 数字下变频) 的作用是把经A/D采样后的高速中频信号搬移到基带, 主要包括三个模块:NCO (Numerically Controled Oscillator, 数控振荡器) 、数字混频器和低通滤波器, 数字下变频结构如图1所示。NCO主要产生正交的正弦信号和余弦信号, 其分辨率越高提取载波能力越好;数字混频器主要功能是数字中频信号与NCO产生的正弦信号和余弦信号相乘, 产生正交的I、Q信号;低通滤波器主要功能是滤掉混频产生的高频分量。传统数字下变频结构如图1 (a) 所示, 其中DDS是基于查找表的方式实现, 这种方式的固有特点决定了不仅需要大量的FPGA资源, 而且混频器在实现过程中需要占用一定的乘法器资源, 这对乘法器资源有限的FPGA而言很不利。另外, 基于查找表的方式NCO精度不是很高, 输出频谱杂散较大。

本文提出了基于CORDIC算法的数字下变频方法, 结构如图1 (b) 所示。CORDIC算法基本思想是通过一系列固定的与运算基数相关的角度不断偏摆来逼近所需的旋转角度, 其硬件结构简单, 易于并行化处理, 在实时信号处理方面有广泛的应用性。利用该算法巧妙地将数控振荡器和数字混频两个功能合在一起实现下变频, 不仅节省了ROM资源, 省去了两个乘法器, 而且提高了运算精度, 输出频谱杂散较小。

一、CORDIC算法基本原理

CORDIC算法是一种基于向量旋转的数值计算方法, 可以通过迭代将一个相位值转换为正弦或余弦的幅度值, 其基本思想是通过一系列固定的与运算基数相关的角度不断偏摆来逼近所需的旋转角度, 原理如图2所示。[2]

设起点坐标为 (xi, yi) , 终点坐标为 (xi+1, yi+1) , 由三角函数理论可知:

有文献[3]可知上述公式可写成:

其中, 令tanθi=2-i (每次旋转角度为) , 则有, 旋转方向di=±1 (当逆时针旋转时di=+1, 顺时针旋转时di=-1) 。

设输入为X0、Y0, Z0=, 经n次迭代之后, CORDIC最后的输出为:

其中为固定增益因子。如果令xo=l/Kn, Yo=0, 则xout=cosz0, xout=sinz0, 由上述推导可知:若已知角度Zo和初始向量的Xo, Yo, 可由式 (2) 迭代运算得到角度Zo的正余弦值, 而式 (2) 中的代运算用硬件实现时非常方便, 只有加 (减) 和移位作。

二、基于FPGA的数字下变频实现

传统的数字下变频方式是通过查找预先存储的正余弦表来生成正余弦值, 然后将正余弦值与信号相乘用来混频, 如图1 (a) 所示。基于查找表的DDS为了得到很高的频率分辨率, 相位累加器的位数N通常做得很大, 而FPGA中ROM的容量是有限的, 因此用来寻址ROM的位数要小于N, 从而产生了相位截断误差;实际ROM的输出位数是有限的, 因此存放在ROM的正余弦波形幅度码必须经过量化, 这就会产生幅度量化误差;由于DAC的非理想特性, 在D/A输出端会产生谐波杂散分量。因此不管是相位截断误差、幅度量化误差还是DAC的非理想特性都会引入谐波杂散分量。[4]另外, 正余弦值与信号相乘实现混频需要两个乘法器, 考虑到FPGA内部的乘法器资源有限, 而采用基于CORDIC算法的下变频器只需要加法和移位运算, 就可以用来实现数字下变频中的NCO、混频器功能, 而不需要大量的ROM资源和乘法器资源。

2.1 CORDIC算法实现下变频的原理

将数字化的中频信号作为输入数据XO, YO输入恒为0, 将需要旋转的角度作为ZO输入, 则公式 (4)

下变频之后的精度由CORDIC算法产生的正、余弦函数的精度决定。为了提高运算的精度, 增加迭代步数, 这里迭代因子n=30, 此时增益因子Kn=1.6468, 将Kn作为系统的处理增益, 不作处理。[5]

根据误差相位Zi判断旋转方向, 每次旋转的角度为arctan2-I, 通过多级迭代不断地逼近Z.当Zi趋于0时, 则向量旋转到相应的角度, 产生对应的和O其中旋转的方向由Zi来控制, 当Zi>0时, di=+1;当Zi<0时, di=-1。

为了提高处理速度, CORDIC模块常采用流水线结构, CORDIC旋转的移位累加流水结构框图, 每一级的实现功能是根据式 (2) 进行一次迭代, 得到下一级的X、Y和Z值, 移位的位数就是当前的迭代级数, 加减法的选择由该级中Z的符号位决定。每一级只需要两个移位寄存器和3个加 (减) 法器, 非常节省资源。[6,7]另外, 每一次迭代都会产生一位精度的二进制幅值, 迭代的级数越多产生的精度越高, 如需提高精度, 只需简单地增加流水单元即可, 扩展性很好。这种流水线结构在正常工作时只需一个时钟周期就可输出一组数据, 所以非常适合高速实时处理。[8,9]

2.2 数字下变频在FPGA中的实现

基于FPGA的CORDIC算法数字下变频结构如图4所示。

频率控制字顾名思义就是用来控制输出频率, 实现下变频的输出频率可控。假设中频为f0的正弦信号, 采样频率为fs, 得的离散序列, 相位增量为。如果将整个相位周期等分为M=2n份, 则最小相位增量为, n为频率控制字位宽。通过改变频率控制字位宽改变频率步进;通过改变频率控制字改变相位累加地址, 从而可以改变输出频率。[10]

相位控制字顾名思义就是实现下变频的输出相位可控。如果将整个相位周期等分为M=2n份, 则最小相位增量为=/2n;若初始相位为, 则所对应的相位控制字为:

相位控制字与频率控制相累加则可以实现频率和相位同时可控, 相位累加器的输出作为CORDIC模块的地址输入, 由CORDIC模块可NCO产生对应的和, 从而实现NCO的功能。

由公式 (3) 可知, 将中频信号Ssin gal作为XO输入数据相当于中频信号分别与NCO所对应的和相乘, 也就是说在实现数控振荡器的同时实现了数字混频器, 下变频之后的输出含有两个频率分量:一个分量是, 可利用低通滤波器滤掉;另一分量是所求的下变频分量, 从而实现了下变频的功能。

三、实验结果分析

根据项目要求, 选用Xilinx公司的Virtex6系列XC6VLX195T作为目标器件, 利用Verilog语言进行系统仿真, 在ISE12.3环境下综合、执行以及时序仿真。

搭建试验平台如图5所示, 将程序下载到频谱仪AV4036采集板, 利用ShipScope获取数据, 最后将获取的数据通过MTALAB分析变频前后的频谱特性。根据项目要求, 输入中频信号f=20MHz, 采样频率Fs=100MHz本振信号fLO=20MHz。

输入中频信号f=2 0 M H z经采样后的的数据在MATLAB中做FFT处理, 由图6可知, 输入中频信号经Fs/2=50MHz, 信号频率为20MHz。

输入中频信号与基于CORDIC算法产生的信号混频后产生两个分量:一个和频分量;另一个差频分量。输入信号与本振信号同频同相, 二者相减之后产生零中频, 即图7中左边虚框的频谱;二者相加之后产生高频分量, 即图7中的40MHz信号, 可通过低通滤波器滤除。从图7可知, 混频后的零中频后信号杂散为65dB, 能满足项目要求。

四、结论

CORDIC作为一种计算向量旋转的迭代算法, 其硬件结构简单, 易于并行化处理, 因而在实时信号处理方面有广泛的应用性。本文所提出的基于CORD IC算法的数字下变频方法与传统的基于查找法相比, 节省了PFGA资源;而且输出频谱杂散较小。

采用流水线结构实现的数字下变频具有精度高、速度快、结构简单及容易实现等优点, 很适合对测量精度和运算速度都有高要求的应用场合 (如同步解调等) , 具有很好的应用前景。

参考文献

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[9]王智霞, 王广生.CORDIC算法在FPGA中的实现[J].微处理机, 2007, 2 (1) :4-7.

数字下变频算法 篇2

采用基于通用VLSI的全数字中频和基带处理设计和实现方法可有效降低微纳卫星测控通信系统体积、功耗以及研制成本，但需要解决窄带信号条件下中频信号的下变频处理带来的资源耗费大、处理延迟大等问题。目前的数字下变频算法理论主要包括带通采样、正交数字混频、高效数字滤波和多抽样率信号处理理论等，其中高效数字滤波包括FIR滤波的积分梳状滤波(CIC)、半带滤波(HB)等，是数字下变频算法中运算量最大的部分，使资源消耗增多，延迟变大。因此目前对数字下变频算法的研究主要关注以下方面：如何减少抽取滤波器的运算量和储存量，以及减少滤波器运算的延迟时间。目前公开的研究成果有：使用FIR滤波的CIC滤波器与HB滤波器[3,4,5];使用多相分解并行计算[6,7,8,9,10]。FIR滤波器的延迟时间比较大[11]。多相分解并行计算通常用于宽带信号中，若将多相分解并行计算用于相对带宽(采样带宽)小的窄带信号中，滤波器阶数变大，相位延迟增大[6,7,8,9,10,11]。在USB测控系统中，为了保证测距精度，对遥测视频信号中的100 kHz主测距音信号经过应答机时发生的相位延迟有特定要求[12]。现有公开的研究成果在相位延迟上不能满足微纳卫星通信系统。

本文主要研究一种适用于微纳卫星通信系统的窄带信号数字下变频的M点平均降速算法。该算法采用数据移位和减少数据位宽来减少运算量和抽取量，并同时完成滤波和抽取两步处理。

1 窄带信号数字下变频原理简述

目前微纳卫星通信系统中常见的无线通信模式，例如GSM、WCDMA、TD-SCDMA,虽然有些已经使用了扩频通信模式，但是相对数十MHz的中频频率而言，其带宽仍然可以作为窄带信号(信号通频带远远小于信号中心频率)处理。以下论述中作如下假设：在信号采样之前，预先经窄带滤波器处理;采样后的噪声与有用信号均为窄带信号。

按上述假设分析窄带信号的变频过程。

设中频信号为：

其中A(t)和Φ(t)为该信号幅度和相位所携带的信息。n(t)为窄带随机过程。

本振信号为：SLO1(t)=cos(ω2t)，SLO2(t)=sin(ω2t)为正交信号。

中频信号频谱为：SIF(ω)=S(ω)+N(ω)(2)其中信号对应频谱为S(ω)，ω1-2B1<ω<ω1+2B2,B1<<ω1,B1为信号带宽;噪声对应频谱为N(ω)，ω1-2B<ω<ω1+2B,B<<ω1。B为前端电路带宽。

混频后频谱为：

若有,即对镜像频率未发生欠采样,

则式(3)中后一项式(4)仍为窄带信号。

由以上结论可知，在窄带信号下变频处理中，只需有滤波器H(ω)，满足

使SMIX(ω)通过H(ω)即可得到:

即可降低信号采样率，完成下变频。

2 窄带信号的高效下变频算法

图1所示为数字下变频的减采样过程。

为防止混叠，滤波器h[n]应满足:

在输入为窄带信号的下变频过程中，镜像信号为窄带信号。可以认为，在高于21QωS的频率下，仅有式(4镜像信号存在。因此，此处滤波器可以不满足式(7)，只需满足式(5)即满足抗混叠要求。

观察CIC滤波器的原型，最简单的FIR滤波器———矩形窗。M点矩形窗滤波器的差分方程为：

系统函数的傅里叶变换为：

它的幅频特性为:

在处有|H(ejω)|=0,在附近对信号衰减较大。若式(3)中有且(主瓣中衰减小于-6 dB部分),即满足式(6)要求。

M点矩形窗的实现结构一般为直接型(Direct form)。此实现结构共使用M-1个移位寄存器单元，一个加法器。为获得频率、采样率均降低的信号，在滤波之后，还要做抽取。假设采样率降低到1/M，则中间M-1个计算输出值被丢弃，存储的数据未被直接使用。为减少资源占用率，下面引入实现与M点矩形窗等效的新算法。与CIC滤波器相比，新算法能够同时完成滤波与抽取两步处理。

若信号被M:1抽取，则每M个样值输入、输出一个样值。如果抽取前的抗混叠滤波使用上文所述M点矩形窗处理，则滤波与抽取的结构等效为y[n],每M个样值输入、输出此时刻起M个样值的均值。这一运算可以表述为：

显然，式(11)与式(8)形式相同，区别在于y[n]的定义域。若M=2n，则1/M增益可以使用数据移位简单实现，而清零信号可以用计数器输出的最高位的简单实现。此时累加器的位数为：输入数据位宽+n。给这种算法命名为“M点平均降速算法”。

与FIR滤波器相比，M点平均降速算法具有优势。设M=10，采样率为150 MS/s,对15 MHz、30 MHz、45 MHz、60 MHz陷波点处,依次对带宽1.49 MHz、2.90MHz、4.02 MHz、4.83 MHz内的窄带信号具有大于26 d B的抑制能力，如图2中实线，延迟时间为5个采样周期;如采用等纹波方式逼近的FIR滤波器,则需要85点才能达到26 dB的抑制能力，如图2中虚线，延迟时间为43个采样周期;而10点的FIR滤波器只有大约13 dB的抑制能力，如图2点线。可以得到结论：M点平均降速算法对窄带信号达到相同抑制能力比相同性能的FIR滤波器需要的点数少，延迟时间短;比相同点数的FIR滤波器对窄带信号的抑制能力强。

3 下变频算法的FPGA实现与性能实测

在Xilinx ISE 10.1环境中编程实现M点平均降速算法。设M=10，输入数据位宽为16 bit，使用XST综合器综合得到RTL实现结构。设定滤波器输入位宽为16 bit，阻带抑制为26 dB，阻带为1/20采样率，通带为1/30采样率，可在ISE中调用FIR滤波器的IP核产生。这个算法和FIR“器件利用小结”相比较如表1所示。可见“M点平均降速算法”在FPGA中实现的资源消耗量远远小于FIR滤波器。同时，该算法相位延迟比通常算法减少约80%。

对M点平均降速算法的滤波性能进行测试。测试方案为：在virtex 4系列XC4VSX35 FPGA芯片中编程实现2个NCO:NCO1、NCO2,NCO1输出信号的频率为1.5 MHz,NCO2的输出频率比NCO1低5 000 Hz;将NCO1、NCO2输出的信号混频(相乘)，相乘之后通过10点平均降速模块完成下变频，下变频输出的信号为5 000 Hz，采样率为1.5 MHz。实测处理前后信号如图3所示。

由图3可见，下变频后的信号中无明显镜像频率混入，算法的效果良好。

4 下变频算法的USB通信系统中的性能实测

图4是USB测控通信一体化应答机中的中频与基带处理模块图。

该USB通信系统所处理的中频信号中心频点为30 MHz，-3 dB时带宽为5 MHz、-60 dB时带宽为10 MHz。信号的全部处理流程如下：信号经采样率为150 MS/s的AD芯片采样后，做数字下变频及抽取，变换成中心频点为2.5 MHz、采样率为15 MS/s的抽样中频信号。为了减少频谱混叠，并减少片上资源消耗，数字下变频没有采用正交复下变频，而是选择传统的实信号下外差下变频，依靠射频前端的选择性抑制镜像;中频信号与数字本振信号混频后，“经过10点平均降速”，完成抗混叠滤波和减采样。对抽样中频信号进行正交乘积检波，做cordic鉴相，解调出测控视频信号。从视频信号分离出的测距音信号，与实时遥测副载波合并，PM调制到4 MHz载波上后与6 MHz的数据通信载波合路，最后2次上变频到中心频率30 MHz，完成下行信号的发射。其中10点平均降速算法的性能部分如下所述。

算法的幅频特性如图5所示。在频带内有多个陷波点，在带宽±5 MHz内的衰减可达到-40 dB以上。中频信号DDC前信号中心频率为30 MHz，本振信号频率为28.5 MHz，则混频后镜像频点为58.5 MHz，带宽为5 MHz;正交解调前TT&C子载波中心频点为1.5 MHz，解调后产生的镜像频率为3 MHz，带宽为1 MHz，两者镜像频率均在陷波点处。混频后，信号经该算法处理后,除了与处理前重叠的有用谱线外无其他谱线混入。

本文针对窄带信号数字下变频处理过程的特性，设计了一种将镜像抑制滤波器和抽取器合二为一的高速下变频算法。该算法与FIR滤波器相比，对窄带信号镜像的抑制能力相同时具有更低的资源占用量和更短的延迟时间。在FPGA中对该算法的实现及性能测试结果验证了设计的正确性。取M=10，在本文所给的USB应答机系统中测试了该算法的性能。混频后信号经该算法处理后抑制了窄带信号镜像的频率。可以达到该算法适合微纳卫星的特殊要求。

摘要：提出一种适用于微纳卫星通信系统的窄带信号数字下变频的M点平均降速算法,采用数据移位和减少数据位宽的方法,解决中频信号数字下变频中镜像抑制滤波以及抽取环节带来的资源消耗多、延迟大等问题。给出了该算法的FPGA编程实现,并与一般FIR滤波器进行性能对比测试。结果表明,M点平均降速算法有良好的镜像抑制能力,同时,算法对窄带信号达到相同抑制能力时比相同性能的FIR滤波器消耗的资源少,相位延迟减少约80%。

关键词：微纳卫星,通信系统,窄带信号,数字下变频算法

参考文献

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数字下变频算法 篇3

关键词：DSP Builder,数字下变频,NCO混频器,CIC滤波器,FIR滤波器

0 引言

数字接收机前端接收到的数字信号由于高频采样, 数据量特别大, 所以在软件无线电中对A/D采样后的数据流进行降速处理非常重要。通常的办法是采用数字下变频 (DDC) 技术, 将高数据流变成DSP可实时处理的中低数据流信号, 再送往数字终端进行处理。实现这一技术传统的设计方法是先进行算法设计再用Quartus II软件进行VHDL编程, 但此方法手动要编写很多代码且易错, 开发时间很长, 灵活性差。近年来随着Altera公司DSP Builder工具的推广, 基于FPGA IP核设计成为趋势。用经过严格测试和优化的IP模块, 能大大减少设计和调试时间。本文就是在DSP Builder环境下直接调用IP库搭建数字下变频模型, 并通过对其在Simulink和Quartus II及Model Sim环境下仿真, 最终证明此设计方法高效可行。

1 DSP Builder简介

DSP Builder是一个系统级 (或算法级) 设计工具, 它架构在多个软件工具之上, 并把系统级和RTL级两个设计领域的设计工具连接起来, 最大程度地发挥了各种工具的优势。它依赖Math Works公司的数学分析工具MATLAB/Simulink, 以Blockset出现, 可以在Simulink中进行图形化设计和仿真, 同时又通过Signal Compiler可以把Simulink的设计文件 (.mdl) 转成相应的硬件VHDL语言, 以及用于控制综合与编译的TCL脚本。DSP Builder中的硬件IP核是离散模块库的元件, 此功能块已在Altera器件中作了严格的测试以及功能与资源的优化。Mega Wizard Plug-In Manager用独立的图形用户接口 (GUI) , 把静态参数传递给HDL设计流程中的复杂IP。由此可见, 本文用硬件IP核进行数字下变频设计将变得快捷高效。

2 数字下变频的原理模型

如图1所示, A/D采样得到的数字高频信号输入DDC后, 先与数控振荡器 (NCO) 产生的正交本振信号相乘, 将特定频率信号下变频至基带。由于A/D的采样速率较高, 而混频后得到的数据率和采样速率是一致, 后级的DSP很难达到这个处理速率, 因此先通过级联积分梳状滤波器 (CIC) 和半带滤波器 (HB) 进行大的抽取, 使数据率快速降下来, 再由FIR滤波器进行低通滤波, 滤除带外噪声, 提取有用信号。CIC滤波器只有加减运算, 没有乘法运算, 硬件实现时可达到很高的处理速率, 所以很适合做抽取系统中的第一级抽取和进行大的抽取因子的工作。HB滤波器抽取因子固定为2, 其滤波器系数近一半为零, 可以节省近一半的乘法器, 因此被作为第二级低通滤波和抽取。通过CIC和HB滤波抽取后, FIR滤波器对整个信道进行整形和数据分离最后得到适于后级DSP处理的低速信号I、Q两路信号。

2.1 NCO数控振荡器的设计与实现

NCO作为数字下变频的核心部分, 它的作用是产生正交的正弦和余弦样本。传统方法是采用查表法 (LUT) , 即事先根据各个正余弦波相位计算好相位的正余弦值, 并按相位角度作为地址存储该相位的正余弦值, 构成一个幅度/相位转换电路。在系统时钟的控制下, 由相位累加器对输入频率字不断累加, 得到以该频率字为步进的数字相位, 再通过相位相加模块进行初始相位偏移, 得到要输出的当前相位。但要得到高分辨率正余弦样本, 往往需要扩大波形存储器的容量, 造成存储资源的大量消耗。而且还需要外挂RAM来存储波形, 受RAM读取速度的影响, 数控振荡器的输出速率必然受到制约。基于矢量旋转的CORDIC算法的数控振荡器仅用移位寄存器和加法器就可产生正余弦信号, 不但省去了传统NCO庞大的存储器资源, 而且保留了一般数控振荡器频率分辨率高、频率变化速度快、相位可连续线性变化、生成的正弦/余弦信号正交特性好等特点, 非常适用于在正交数字混频器中进行高速高精度的数字调制解调。NCO的输出频率和频率分辨率:

其中, M为频率控制字, fclk为时钟频率, N为相位累加器位数。根据上面公式和原理, 使用NCO IP核设计NCO数控振荡器。本实验基于CORDIC迭代算法, 其相位累加器位数30位, 角度精度为14位, 幅度位数12位。定义时钟fclk=50MHz, fout=2MHz带入公式可算出NCO输出的正余弦信号:频率控制字为42949673, 频率分辨率Δf≈0.0466Hz。

2.2 CIC滤波器原理

CIC (Cascade Integrator Comb) Filter, 即级联积分梳状滤波器, 是一种在多速率信号处理中广泛应用的高效抽取或内插滤波器。它具有只需加法器, 不需要乘法器, 运算速度快, 易于工程实现等特点。CIC滤波器的系统函数为:

其中, D为CIC滤波器抽取因子, N为级联级数。HI (Z) =1/1-Z-1是积分器, HC (Z) =1-Z-D是梳状滤波器。增加CIC滤波器的级联级数N可以达到增大第一旁瓣抑制, 但同时多级的CIC滤波器, 还要考虑滤波器的带内衰减问题。所以CIC滤波器的级联数一般为3级到5级。本实验使用CIC IP设计CIC滤波器, 滤波器类型为10倍抽取滤波器, 级联级数为4, 一个单位延迟, 一个接口两通道, 输入输出位宽分别为20位和24位。

2.3 HB (半带) 滤波器原理和实现

有限脉冲响应滤波器 (FIR) 是滤波器的一种, 它因原理及实现结构简单和很容易实现线性相位而在雷达、通信以及信号处理领域得到广泛应用。系统函数为:

FIR滤波器的基本结构有直接型、级联型、频率抽样型、快速卷积结构、线性相位结构;其主要设计方法有窗函数法, 频率取样法以及线性相位的优化设计法。HB滤波器是FIR滤波器的一种特殊结构, 在抽取滤波处理中有着特别重要的位置, 它特别适合实现2的幂次方倍抽取, 计算效率高, 实时性强。它的特点是:ωA=π-ωC, δS=δP=δ也就是说半带滤波器的阻带宽度和通带宽度是相等的, 且通带阻带波纹也相等, 其冲激响应:

可以看出HB滤波器的冲激响应具有偶对称性, 除了零点不为零外, 其余偶数点都全为零, 所以只需一半的计算量, 特别适合于进行实时处理。本文同样采用DSP Builder来构造, 抽取因子为2, 双通道输入, 输入输出位数均为24位, 多周期循环结构, 流水线级别为1。

2.4 构建数字下变频系统

构建数字下变频系统, 如图2所示。

Subsystem_12bei Decimator子系统如图3所示。

3 仿真及结果分析

本系统中HDLImport模块为自己手动编写的fir低通滤波数据分离模块, 它主要起滤除噪音信号得到理想需要低频信号的作用。Signal Compiler采用Cylone IV E系列芯片, Resource Usage模块对系统进行资源分析。输入仿真信号为2.02MHz的正弦波与NCO产生的2MHz的正余弦信号混频, 产生4.02MHz和20k Hz的频率, 经CIC和FIR模块后得到20k Hz的低频低数据信号。仿真得如图3所示的DDC前后示波器波形。

由图4-5所示可知采用Cylone IV E系列芯片设计的DDC系统达到了20倍分频 (等于CIC和HB滤波器抽取乘积) 且滤除了高频分量, 起到数字下变频的作用。同时由于信号在硬件芯片内传输, 输出结果相对输入约有0.00001秒的延时, 符合实际电路。Resource Usage模块对Cylone IV E系列EP4 CE40 F23 C8芯片资源使用率分析:逻辑单元14%, RAM1%, 乘法器34%, 说明设计能满足芯片的硬件要求。最后将设计系统模型通过Signal Compiler编译器编译可以得到Quartus II软件对应的完整工程文件。Quartus II软件编译报告如表1所示, 说明基于DSP builder资源分析完全正确。

最后调用Model Sim进行时序仿真, 仿真结果如图6所示。

不难测得输出信号的周期约为5×107ps, 即数字下变频后信号频率为20k Hz。通过以上仿真实验说明设计完全正确, 最后还可通过Quartus II下载工程到相应芯片进行硬件实验。

4 结束语

本文在数字下变频理论的基础上, 提出一种基于DSP Builder IP库来实现数字下变频的方案。通过系统的综合仿真验证了设计的正确性, 为从事基于FPGA的数字下变频系统的应用开发的人员提供了一种新的思路, 具有一定的应用价值和参考意义。设计阶段, 采用工具DSP Builder在MATLAB中进行设计和仿真, 并通过Signal Compiler编译器转化为工程文件, 再由Quartus II和Modelsim验证设计。整个设计工作简单、高效, 充分发挥了DSP Builder开发FPGA器件设计灵活方便的特性。这种设计方法有效地解决了DSP算法在硬件环境下反复调试、修改的复杂性, 缩短了DSP硬件设计和开发的周期。

参考文献

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基于FPGA的数字下变频设计 篇4

软件无线电是目前和未来无线通信系统的关键技术, 其核心思想[1]就是让数字化处理尽量地靠近天线, 从而将更多的处理通过数字的方式完成。软件无线电强调体系结构的开放性和全面的可编程性。由于目前硬件还不成熟, 不能实现理想的软件无线电, 通常采用折衷的带通采样的软件无线电结构。因此, 数字下变频技术在这种形势下应运而生, 所以研究数字下变频技术具有非常重要的意义。

数字下变频是软件无线电系统的重要组成部分, 主要完成对信号的混频、滤波、抽取和整形等工作, 包括数字混频模块和抽取滤波模块[2]。在数字下变频系统实现方案中, 输入的模拟中频信号经过高速A/D采样数字化后与数控振荡器产生的正交本振信号进行混频, 然后再由抽取滤波模块进行处理, 以输出低速的低频或基带信号。现场可编程门阵列 (Field P r o g r a m m a b l e G a t eArray-FPGA) 是一种由用户自行配置专用数字集成芯片, 具有小型化、低功耗、可编程、数字化和快速方便实用的特点[3]。FPGA的灵活性与高速处理的能力, 使其由一种灵活的逻辑设计平台发展为重要的信号处理元件, 在各种软件无线电产品中得到了广泛的应用。

数字下变频器结构

数字下变频由数控震荡器 (NCO) , 数字混频器, 滤波器组组成, 射频信号经过下变频成模拟中频信号, 模拟中频信号经过A/D转换成数字中频信号, NCO产生的两路正交序列信号与数字中频信号相乘, 将数字中频信号变为了低频基带信号, 经过滤波器组的抽取, 滤波及整形后输出低频低速率的基带信号送给后端的DSP处理器进行调制解调。这里的滤波器组由5级5倍抽取CIC滤波器、2倍抽取HB滤波器、FIR单倍滤波器组成。

数字下变频器的FPGA实现

本设计选用Xilinx公司的Virtex-5XC5VLX110T的FPGA开发系统, 结合MATLAB预先对滤波器的指标进行仿真, 然后在Xilinx公司的集成开发环境ISE10.1中进行Verilog语言编程和IP核的调用, 并结合Mentor的子公司Model Tech出品的Modelsim进行仿真和验证。

NCO的FPGA设计

数控震荡器 (NCO) 的作用是产生两路正交序列信号与中频信号混频, 其设计的好坏直接关系到数字下变频的性能, 目前NCO的设计有查表法, CORDIC算法, 以及重采样法, 本文采用基于查找法的DDS进行设计, 通过ISE平台调用IP core的办法完成NCO设计, 该本办法快速, 可操作性强。

设fout为DDS的输出频率, fc为输入信号的采样频率, N为相位累加器的字长, 则输出信号频率与频率控制字M的关系为:

当M为1时, 上式代表DDS的输出频率分辨率, 即:

D D S设计参数如下:输出单通道, 系统时钟频率为40MHz, 输出正余弦信号的频率为10MHz;输出数据位数为16, 输出的无虚假动态范围为96d B, 频率分辨率为0.4Hz;累加器输出的数据宽度为27, 采用固定非编程方式实现。加载使用Core Generator产生的DDS内核, 编写顶层程序, 同时使用Verilog编写用于仿真的testbench, 调用Model Sim进行功能仿真。基于IP核的DDS仿真如图2所示。

CIC滤波器的FPGA设计

CIC滤波器由两部分组成, 积分器和梳状滤波器的级联其冲击响应为:

式中N为梳状滤波器的系数长度 (后面将会看到这里的N也就是抽取因子) 。根据Z变换的定义, 滤波器的Z变换为:

由式 (2) 可以得出CIC滤波器的结构如图3所示。

由于单级CIC滤波器的过渡带和阻带衰减特性不是很好, 较大的旁瓣衰减使得滤波器的性能下降, 因此通常需要通过阶数的增加来提高阻带的衰减性能, 但综合考虑带内平坦度等原因, 实际中CIC滤波器的级数是有限的, 不宜过大, 一般为5级为限。本设计就是采用一个5级5倍CIC滤波器, 经过ISE综合后并在Model Sim中仿真, 得到如图4所示的仿真结果:仿真中的输入信号为混频器的输出信号, 采样速率设为40MHz, 从图中波形可以看出CIC滤波器对输入数据每5个时钟进行一次抽取, 采样数据每5个系统时钟输出一个, 从图中得知CIC滤波器在实现了抽取功能的同时, 也使得采样速率变为原来的1/5即8MHz。

HB滤波器的FPGA设计

半带滤波器特别适合于实现D=2M倍 (即2的幂次方倍) 的抽取或内插, 而且计算效率高, 实时性强, 因此, 在多速率信号处理中有着极重的地位。半带滤波器是指其频率响应满足以下关系的FIR滤波器:

上式说明半带滤波器通带纹波与阻带衰减相等, 通带带宽等于阻带带宽。半带滤波器的冲激响应为:

F I R滤波器的FPGA设计

从式中可以看出半带滤波器系数的对称性和近一半系数为0, 使得滤波运算量大大降低了, 因此半带滤波器特别适用于实时处理。由于HB滤波器的阶数越低, 相对带宽越小[4]。因此, 在小抽取率的情况下, 应尽可能用高阶的HB滤波器, 以获得尽可能大的信号带宽。

在半带滤波器的设计中采用的是结合Matlab的FDAtool工具箱和Xilinx FPGA设计中的IP core生成器这两个工具, 然后在ISE中通过Verilog语言进行例化处理。其具体步骤为首先在FDAtool工具箱中设计好半带滤波器, 采用凯撒窗实现, 其中通带为0.5MHz, 采样率为40MHz。在FDAtool中设计完滤波器后, 将相应的系数导入Xilinx的IP核中。经过ISE的综合后在Model Sim仿真的结果如图5所示。从图中可知, 输入为CIC滤波器的输出数据, 输入经过2倍降采样后, 每10个系统时钟周期输出一个采样数据。

F I R滤波器的FPGA设计

经过CIC和H滤波器抽取后, 基带信号的速率由最初的高采样率降到了低采样率, 频率也搬移到了基带, 以适应后级F I R和D S P的处理要求。FIR滤波器的主要用途是对整个信道进行整形滤波, 需要的时候还可以作为匹配滤波器使用。

本文设计F I R滤波器采用的方法和设计HB滤波器的方法类似。也是通过采用窗函数思想, 结合FDAtool工具箱和Xilinx FPGA设计的IP core生成器这2个工具来完成的。其仿真波形如图6所示。

系统整体仿真与实现

该系统实现的数字下变频具体处理流程[5]为:频率为30MHz的中频信号由AD器件以频率为40MHz采样时钟实施采样, 然后把采样后的数据送入到FPGA中:NCO产生频率为10MHz的正余弦两路信号与采样数据进行的混频。混频后得到40MHz正交的I、Q、2路第二中频信号;信号通过5倍抽取的5级CIC滤波器得到8MHz采样率的信号;再通过一级半带滤波器2倍抽取变为4MHz采样率的信号;最后经过FIR整形滤波后输出低采样速率的信号供后级的DSP进行处理。其仿真波形如图7所示。

由图7可以看出, clk为40MHz的采样时钟, 也是系统时钟;rst为复位信号, 低电平有效;data_in为输入的16位数据, 每个系统时钟周期输入一个采样数据;mix_i为混频后的I路信号, 每个系统时钟周期各输出一个数据;cic_i为CIC模块输出的I路信号, 每5个系统时钟周期各输出一个数据;hb_为HB模块输出的I路信号, 每10个系统时钟周期各输出一个数据;I_out为FIR模块输出的I路信号, 每10个系统时钟周期各输出一个数据。

本实验设计最后在Xilinx公司ISE10.1开发环境下, 选择FPGA芯片Virtex-5系列的XC5VLX110T设计实现了数字下变频器, 经过ISE的综合实现后, 数字下变频系统的FPGA资源利用率情况如表1, 根据表中硬件资源报告可以看出, 此设计占据的资源数完全在硬件的承受范围之内。

结语

本文主要研究了数字下变频器的原理及基于FPGA的实现方法。由于FPGA在设计和修改上的灵活性, 使其比ASIC更加适合实现数字下变频器。FPGA可以满足各种不同应用场合的要求, 因此用FPGA来代替专用数字下变频芯片能够满足大部分通信系统中接收机对数字下变频器的处理速度、处理带宽以及滤波器性能的要求, 具有一定的实用价值。

摘要：数字下变频 (Digital Down Converter or DDC) 是软件无线电的核心技术之一, 本文首先介绍了数字下变频的原理, 然后主要讨论了基于FPGA的数字下变频实现结构, 在Xilinx公司ISE10.1开发环境下, 通过编写Verilog程序和调用IP核相结合的方式研究了数字下变频的FPGA实现方法, 通过FPGA芯片Virtex-5 XC5VLX110T设计实现了数字下变频器, 并用Modelsim对各个模块和整个系统进行仿真, 结果表明, 各个模块和整个系统都能按要求工作, 从而验证了FPGA实现数字下变频的正确性。

关键词：数字下变频,IP核,数字频率合成器 (DDS) ,FPGA

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卫星信道模拟器数字下变频系统设计 篇5

现有的信道模拟器主要采用基带模拟、中频模拟和射频模拟。射频模拟虽然真实性很好, 但其工作频段太高, 不容易实现, 且工作频段固定, 不易于扩展。基带模拟复杂度较低, 易于实现, 但其与实际信道仍存在差距, 不能反映真实的信道特性。较之于射频模拟和基带模拟, 中频模拟有着独特的优势。中频频率远低于射频频率, 且频率范围较大, 易于实现和扩展。而且中频信号属于载波信号, 可以克服基带模拟的失真问题［３］。所以本卫星信道模拟器采用中频模拟, 测试输入信号采用中频模拟信号。

采用DSP进行卫星信道模拟器的设计时, 首先要将输入中频模拟信号转换成中频数字信号, 若将采样得到的高速数据流直接送给DSP进行处理, 将给DSP带来巨大的运算压力, 以至于降低卫星信道模拟器的实时性。故在将中频数字信号送给DSP处理前, 需将其转换为数字基带信号, 以适应DSP处理数据的能力。所以数字下变频模块是卫星信道模拟器中一个重要的组成部分, 直接关系到卫星信道模拟器性能的好坏。

1总体结构

卫星信道模拟器的总体结构, 如图1所示。

模拟信号输入模块与A/D转换模块连接, 提供系统测试中频模拟信号, 中频模拟信号经过A/D转换模块采样得到中频数字信号, 再由数字下变频模块对其进行抽取、滤波, 降低数据速率, 使其变为低速基带数字信号［４］, 最后送入DSP处理模块进行处理, DSP处理模块通过JTAG接口与PC机通信, 写入处理程序和观测处理结果。采样时钟模块与A/D转换模块连接, 提供系统采样时钟。初始化模块与数字下变频模块连接, 对其进行初始化设置。DSP处理模块前面的模块构成了卫星信道模拟器的数字下变频系统, 它是卫星信道模拟器的关键部分, 其性能好坏决定了整个系统的性能与稳定性。

2硬件设计

2.1数字下变频系统结构设计

卫星信道模拟器数字下变频系统的结构框图, 如图2所示。中频模拟信号源由信号发生器提供, 高速ADC芯片AD6644对中频模拟信号进行采样量化得到中频数字信号。数字下变频芯片AD6620并行接收AD6644并行输出的高速数据流, 对其进行下变频、多级抽取和滤波, 得到基带数字信号。高速浮点DSP TMS320C6713通过多通道缓冲串口 (McBSP1) 与AD6620串行通信, 同步接收低速基带数字信号, 并对其进行相应的处理, 这就相当于通过了真实的卫星信道。

AD6644是ADI公司的一款高性能的高速A/ D转换器, 精度为14位;采样率可达65 Msps;无杂散动态范围为100dB;3.3V CMOS兼容输出;输入带宽为250 MHz;输出为二进制补码格式;采用差分模拟信号输入［５］。

AD6620是ADI公司的一款高性能的可编程数字下变频器, 特别适用于高速信号的数字下变频处理。AD6620能够将中频数字信号搬移到基带, 实现数字下变频、抽取和低通滤波。采用单通道实数输入时, 其信号最高频率可达67 Msps;采用单通道复数输入或双通道实数输入时, 其信号最高频率可达33.5 Msps。内部由频率变换单元数控振荡器 (NCO) 、二级固定系数积分梳状滤波抽取滤波器 (CIC2) 、五级固定系数积分梳状滤波抽取滤波器 (CIC5) 和一个系数可编程的RAM系数FIR滤波器 (RCF) 共四个串取处理单元构成。其中, NCO将中频信号搬移到基带, 实现数字下变频;抽取滤波器用于降低数据速率, 获得较低速率数据流供DSP处理;FIR滤波器尽可能使低通目标信号通过, 并能抑制带外干扰信号［６］。

2.2数字下变频系统电路设计

卫星信道模拟器数字下变频系统的电路连接, 如图3所示。

AD6644采样时钟源有两种:有源晶振或经ENC接口由外部信号发生器提供。采样时钟由变压器变为差分信号, 再经一个背对背的肖特基二极管HSMS2812输入到AD6644引脚ENCODE和B。中频模拟信号 (IF) 由外部信号发生器输入, 再经变压器变为差分信号输入AD6644的引脚AIN和ENCODE。中频模拟信号 (IF) 由外部信号发生器输入, 再经变压器变为差分信号输入AD6644的AIN和AIN。AD6644的引脚D0~D5经锁存器74LCX574连接AD6620的引脚IN2 ~ IN7, AD6644的引脚D6~D13经锁存器74LCX574连接AD6620的引脚IN8~IN15。AD6620的时钟CLK有两种, 一种为AD6644的采样时钟, 另一种为AD6644的数据准备好信号DRY, 由于DRY信号驱动能力较弱, 所以采用一个反相器NC7SZ32对其进行整形和驱动。引脚IN0、IN1、EXP0、EXP1和EXP2接地。单片机AT89LV51通过AD6620的微处理器端口MicroPort对其进行初始化。AD6620与TMS320C6713串行通信 (引脚PAR/SER接地) , 串行输入引脚SDI接地, AD6620工作于主模式 (引脚SBM接高电平) 。AD6620引脚SDFS、 SDO和SCLK分别连接TMS320C6713的引脚FSR0、DR0和CLKR0［６，７］。

3系统参数设置

现以一个实例来说明各参数的具体设置过程。 假设输入中频模拟信号的中心频率为30 MHz, 带宽为1 MHz, 过渡带宽设计为12 500~30 000 Hz, 滤波器的抗混叠衰减为-90dB。

3.1 AD6644的参数设置

AD6644对中频模拟信号进行采样, 使其变为中频数字信号。对A/D转换器的选择主要取决于采样位数与采样速率。因为卫星信道模拟器对系统的实时性要求非常高, 所以数字下变频系统采用精度为14位的高速ADC AD6644。

采样速率主要由信号带宽决定。根据奈奎斯特采样定理, 采样速率至少为信号带宽的2倍, 而在实际应用中一般至少大于2.5倍信号带宽［８］。提高采样速率可以使信噪比得到增加, 采样系统最大量化信噪比为

式中, N为A/D转换位数, fｓ为采样频率, B为输入模拟信号的带宽。式 (1) 表明, B一定时, fｓ每增加一倍, 系统信噪比SNR将增加3dB, 相对于量化比特数增加了0.5比特。可见, 提高采样频率能够提高A/D转换的精度, 所以在器件速率允许的情况下应该采用过采样技术。采样率公式［９］为

由式 (2) 知, m越小, 采样频率越高, 量化信号的频谱重叠机会越小, 输出信噪比也就随之增加。 mｍａｘ为fｓ满足奈奎斯特采样定理时m的最大值。将f０=30MHz, B =1MHz代入式 (2) , 得

由式 (3) 知, 取m =1, 则30.5MHz≤fｓ≤59 MHz。由于AD6644的采样率可达65MHz, 故可选取fｓ=50MHz。为了降低系统的复杂度, AD6644与AD6620共用50MHz的同步时钟。

3.2 AD6620的参数设置

AD6644采用过采样技术能带来更高信噪比, 但同时会导致采样后得到的数据率非常高。这将给后端DSP的处理带来了沉重的运算负担, 且极大地耗费了系统的资源, 使DSP不能实时地处理数据。 这一问题在对实时性要求非常高的卫星信道模拟器中显得尤为突出。 因此, 要用数字下变频器AD6620对AD6644输出的中频数字信号进行下变频、抽取以及滤波处理, 以降低其数据率, 减轻DSP的运算压力和资源消耗。

应用AD6620的关键是根据所需实现的功能对其进行初始化设置。AD6620经过一个硬件复位信号后, 地址为300H的模式控制寄存器bit0位被置1, AD6620就处于软件复位状态。 单片机AT89LV51通过并行设置口MicroPort对AD6620的各寄存器进行设置, 包括对NCO频率、CIC2、 CIC5、RCF滤波器系数和模式控制寄存器的设置。

3.2.1数控振荡器NCO频率设置

数控振荡器单元主要用于对数字中频信号的下变频处理, 写入AD6620的频率值是一个32位的无符号数, 由式 (4) 决定［１０，１１］

将f０=30MHz, fｓ=50MHz代入式 (4) 并将其结果转换为二进制数据, 即

该二进制数据将被存储于AD6620地址为303H的32位寄存器中。

3.2.2抽取率的选择

数控振荡器 (NCO) 实现信号由中频到基带的搬移, 频率转换单元后是二级固定系数积分梳状滤波器 (CIC2) , 抽取率为2~16, CIC2的数据输入速率等于输入数据率fｓａｍｐ, CIC2的输出数据率fｓａｍｐ２由CIC2的抽取率MＣＩＣ２决定, 即fｓａｍｐ２= fｓａｍｐ/MＣＩＣ２。CIC2后是五级固定系数积分梳状滤波器 (CIC5) , 抽取率为1~32。CIC5的输出数据率fｓａｍｐ５由CIC2的抽取率MＣＩＣ２和CIC5的抽取率MCIC5共同决定, 即fsamp5=fsamp/ (MCIC2×MCIC5) 。滤波器CIC2和CIC5的响应由抽取率决定, 用于获得较低的数据率, 使后续的RAM系数FIR滤波器 (RCF) 每次输出时能运算更多的阶数。RCF滤波器是20位系数抽取率可编程的积和滤波器, 抽取率为1~32, 最大可处理256阶。AD6620中每个滤波器都能使宽带信号变窄, 且在CIC2中更多的抽取将减少整个抽取阶段所耗费的资源［６］。

AD公司为用户提供了滤波器设计软件Fltds- gn.exe, 用户可以利用它设计出CIC2、CIC5和RCF三个滤波器的最优抽取率。假设要求AD6620输出数据率为50Ks/s, 则总的抽取率为1 000。通带为0~12 500Hz, 阻带为30 000Hz~25MHz, 抽取滤波器衰减为-90dB。设定这些参数后, 在滤波器设计软件面板上就能得到若干种抽取率组合方式, 根据实际要求选取一组状态 (STATUS) 为通过 (PASSED) 的最佳滤波器抽取组合。选取MＣＩＣ２= 5, MＣＩＣ５=10, MＲＣＦ=20, RCF的阶数为256, 其滤波器综合频率响应曲线如图4所示, 冲击响应曲线如图5所示。

由图4可知, 在保证系统带宽的前提下, 滤波器的抗混叠衰减已经达到了-90dB, 能够满足系统需要。图5表示当前滤波器的冲击响应曲线, 用鼠标单击该窗口, 在滤波器设计软件的左下角显示RCF滤波器的阶数为256。综上所述, 仿真结果验证了系统参数设计的有效性, 从而保证了卫星信道模拟器数字下变频系统的稳定性。

4结语

提出了基于AD6644和AD6620的卫星信道模拟器数字下变频系统的总体设计方案, 重点对数字下变频芯片AD6620的参数进行了设置, 仿真结果验证了参数设置的有效性。数字下变频系统能够大大降低进入DSP的数据速率, 从而显著提高卫星信道模拟器的实时性。该设计方法结构简单、易于实现, 提高了设备的精度和稳定性。

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数字下变频算法 篇6

随着现代信息的技术的快速发展, 数据的采集和实时处理已经广泛应用于雷达、 遥感、 地质勘探等各个领域。 参考文献[1]中介绍了一种数字式雷达接收机的设计及其FPGA实现。 该接收机利用ADC数/模转换器进行带通采样,之后完成I/Q两路正交信号解调。参考文献[2]中论述了带通采样技术在宽带数字多速率、多模式、多通道软件无线电中频接收机中应用的可行性, 详细分析了中频频率和采样频率的选取问题。 参考文献[3]中提出了一种基于带通采样定理的高速数据采集系统, 完成了数据的采样、传输、存储和处理等功能,并且验证了方案的可行性。 参考文献[4] 中提出了数字振荡器的多种方法实现,并对每个方法的性能进行了对比。 参考文献[5]中介绍了一种将多相滤波结构应用于宽带的级联滤波器组,实现了任意插值和多相信道化。 参考文献[6]中介绍一种基于多相滤波的宽带数字化接收机的设计及其FPGA实现。 参考文献[7]提出了滤波器在电子设备中的重要性,并介绍了多相滤波器的设计流程及仿真分析。

本文首先利用带通采样定理对中频信号进行采集,使ADC更加靠近射频;然后利用采样频率、 中频频率和本振频率的特殊关系改进正交混频结构,使之资源使用量更少并且具有更大吞吐量; 最后, 利用上述的混频结构, 滤波器采用多相抽取混频滤波器结构, 节省了大量资源,并能达到很好的效果。

1 数字下变频

本文以一种宽带雷达数字化接收机为例, 对如何设计基于带通采样的数字下变频及其FPGA实现进行阐述,基本原理框图如图1 所示。

基于图1 的原理框图,本文以输入信号fIF模拟中频f0= 125 MHz 、 带宽B = 40 MHz为例进行分析。 该信号经过AD采样后, 进行数字下变频处理。 数/ 模转换器件选择TI公司的ADS5474,其最高的转换速率可达到400 MS/s。

2 数字下变频结构分析与设计

2 . 1 带通采样定理

对于一个高频信号,采样率的提高对信号采样量化的信噪比的提高是很有利的。 但是,在接收机设计中还需要综合考虑ADC芯片的采样速率、 后续滤波器的设计以及后端对数据率的要求。

基于以上问题, 在本设计中考虑到DDS混频时,对于数控振荡器的设计, 如果选定特殊采样频率, 则会对截位误差和幅度量化所带来的杂散有良好的改善。 先利用带通采样的方法(如图1 所示)将模拟输入信号转化为数字信号。 在设计中输入信号选取在中频fIF与采样频率fs之间。 对于一个给定的采样频率,由式(1)可以选取一个合适的中频, 在实际工程中, 中频的最大取值受ADC芯片的模拟带宽的限制。

其中k一般取为1, 则输入信号为fIF= 5 / 4 × fs。 在进行采样后, 信号频谱的中心频率会变为fs/ 4 。 所以将信号转换为I/Q两路正交信号时,ADC采样后数据要与频率为fs/ 4 的正余弦信号进行混频。

综上所述,文中采样频率选取为fs= 100 MHz , 中频频率选取为f0= 125 MHz , 本振频率选取为f1= 25 MHz 。

值得注意的是,ADC芯片在转换后输出的数据是用二进制数补码进行编码。 为了后续滤波处理,需要将其转化为偏移二进制[8]表示。

2 . 2 数控振荡器

数字下变频是在ADC采样完成后, 包括正交混频、抽取和滤波。 其功能主要是将采集的中频数字信号变换为基带信号, 降低数据的处理速率, 这是整个系统中数据处理量最大的部分。

在本设计中, 利用带通采样, 当本振频率与采样频率有特定关系时,可以避免使用预先存储的正余弦值进行相乘混频。 进而避免了相位截位和幅度量化所带来的较大范围的杂散, 极大改善了无杂散动态范围。 同时,其实现简单, 不需要存储空间, 并减少了FPGA资源的消耗。

在本设计中,中频f0=125 MHz和采样频率fs=100 MHz,选取本振频率为25 MHz, 即数字本振的角频率为 π/2。由式(2)、(3),混频数据可以简化为两组有特征的循环整数。 所以,在FPGA内部采用并行流水线操作,分别进行保持、取反和取零操作,实现了混频处理。

利用以上公式,在图2 中对比了传统的查表法实现NCO与本文中方法的处理效果。 可以明显看出本文中的处理方法对混频后的无杂散动态范围有很大改善。

2 . 3 多相抽取滤波器

2 . 3 . 1 多相滤波器的原理和结构

由于FIR滤波器易于设计成线性相位, 同时将其设计成多相结构具有简单易于实现的特点,所以低通滤波器采用FIR滤波器。

利用FIR的多相抽取结构, 并且应用Noble恒等式等效实现后, 可将抽取和滤波同时进行, 计算上更为高效,降低了对滤波器数据处理速率的要求。 原理分析如下。

设FIR滤波器的冲击响应为h(n),其Z变换为:

对上式进行展开,再对第i行提取因子z-(i-1),则有:

对式(5)等效交换,得式(6):

根据以上公式得到数字滤波器结构,如图3 所示。

利用Noble恒等式可以将多抽样率网络中的抽样变换结构移到更有利的位置,结构如图4 所示。

本文中多相抽取滤波器结构如图5 所示。

2 . 3 . 2 多相滤波器的设计

根据以上多相滤波器的设计原理、 系统要求及数控振荡器得到的数据,滤波器参数如表1 所示。

多相抽取滤波器的FPGA实现中, 有一个值得注意的问题是对数据溢出的处理。 两个定点数相加后得到的总和可能超出了存储计算结果的寄存器的动态范围,从而导致溢出。 溢出的结果将导致严重的输出失真,并且可能在滤波器输出端造成较大的振幅震荡。

本文中对溢出的处理方案是: 运用模2k+M补码编码方案[9],即先将符号位进行扩展,再进行运算。 令M=2,即模2k+2补码方式, 就是将符号位进行扩展, 将原来使用 “0 ” 和 “1 ” 表示正负转换为用 “00 ” 和 “11 ” 分别表示正和负。 接着再进行FIR滤波处理后,就会避免了溢出情况。

3 仿真结果分析

3 . 1 Matlab仿真结果

根据以上对系统各个组成部分的分析, 用Matlab进行仿真分析。 其中输入信号中频率为125 MHz, 中频带宽为40 MHz, 时宽为10 μs, 采样率为100 MHz, 抽取因子为2,信号方式为LFM,则可得到图6 所示仿真结果。

图6(a) 为输入信号的时域波形及其频域图; 图6(b)为输入信号进行DDC下变频、 抽取滤波后,I路输出的时域波形图; 图6(c) 为输入信号进行DDC下变频、 抽取滤波后,Q路输出的时域波形图。

图7 为基于传统滤波器设计的DDC与基于多相滤波器设计的DDC输出信号频谱的对比, 可明显看出两种处理效果很相近。

3 . 2 FPGA实现测试结果

本文采用Xilinx公司的Virtex-5 系列XC5VSX95T芯片对传统的混频滤波设计和本文中设计的多相结构下变频分别进行FPGA仿真,结果如表2 所示。

从表2 可以看出,多相结构大大减少了硬件资源的使用,提高了资源利用率。

本文介绍了一种基于带通采样的数字下变频的设计和实现,并做了以下改进:(1) 对带通采样中采样频率和中频选取进行分析, 频率选取更为合理, 便于后续处理;(2)由采样频率和中频的关系,对混频结构进行改进,混频结果得到明显改善;(3) 由并行混频结构, 文中采用多相抽取滤波器结构, 在确保效果的同时, 使得资源利用率更高。 该设计灵活、高效,有可行性,相关技术已应用于某中频宽带雷达接收机中。

注: 系统工作频率为100 MHz 。

摘要：基于带通采样结构的数字下变频技术是软件无线电收发机的关键技术之一。介绍了一种基于多相结构的带通采样数字下变频设计。首先,采用带通采样,使得ADC更靠近天线,数字化更为充分;其次,通过对采样频率和中频的选取,使得正交混频无需使用查找表,避免了截位处理,改善了混频后的无杂散动态范围;最后,根据并行混频的结构,选择多相抽取滤波器结构进行处理,在确保达到系统要求的同时,提高了硬件资源利用率。该系统具有高度的灵活性和充分的数字化特点,有较高的实用价值。

数字下变频算法 篇7

数据之间的整合就是变频技术最为直接的一种设计电路方式, 很多是何等数据频率就是将数字的问题简单化整合之后就可以设计出这个混合叠加的方式, 这样就很好的将数据的技术水平结合和综合在一起, 促进了数字变频技术的总和研究价值体系建设。

2 基于FPGA数字下变频技术的具体实现应用方案

目前很多时候, 数字系统下面的变频技术的实现应用就是将具体的实现方案具体的实际研究起来, 很多时候数据合速率很高, 而在实际实验中检测到信息的基带信号显示带宽比较窄, 所以往往考虑将信号移频到基带, 在经过抽取得到后端DSP能处理的低速基带信号后, 在抽取前进行低通滤波, 所以在应用中如何减少数字滤波的运算俨然成为了一个亟待解决的问题。每秒乘法次数Rr可用下式估计:Rr=NF/2D, ( F为采样频率, N为FR滤波器阶数, D为抽取比。N ≈ D (SS) / (FF) /F0) 。

3 FPGA硬件系统设计

硬件系统工作过程:相应的参数和命令通过数据总线发送到指定硬件单元电路的输入寄存器中, 经由硬件逻辑电路进行相应的处理, 最后, 处理结果送到输出寄存器中以供CPU读取。数据的实际操作就是及时的将信息和电路数据的处理结果实现在一起。很多时候, 任务是具体的, 任务也是为了很好的实现了电路板之间在外部任务和状态之间的稳定性任务的机制中断。所以很多时候就是及时的将数据和电路板之间的模式促进在一起, 主要的目的就是实现了实现了硬件模式化研究, 很多时候的电路板最终实现任务模块化研究。

数据之间的逻辑结构主要就是通过语言和信息化技术之间的一种研究和构建模式, 很多时候的逻辑电路之间的逻辑和分配的方式就是将任务分配起来之后优先起到了设计电路和中断相应的任务模式的这种分配时间。在ISE8.2 软件环境下, 应用VHDL硬件语言描述各个功能模块, 进行仿真验证。本次系统设计实现了任务管理模块的硬件逻辑电路;设计并实现了简单的中断任务管理模块的硬件逻辑电路, 在外部的中断请求作为中断任务的同时, 享有高于普通任务的优先级分配权;设计并实现了信号量管理模块的硬件逻辑电路, 其中基于硬件逻辑实现的等待任务列表, 降低了频繁查表、访问内存带来的系统开销。当外部中断到来时, 相应的任务状态位被置为就绪态, 触发任务调度, 中断任务被优先处理, 提高了中断的响应时间。

FIR整形滤波器的设计:对于直接型的FIR滤波器, 可以级联应用的。我们设计一个FIR滤波器节, 不断地调用FIR滤波器节, 将其级联起来, 用来完成多阶FIR滤波器的设计。

在算法中, 我们利用分布式算法以一个三个系数的FIR数字滤波器为例设计, 字宽三位。设FIR数字滤波器系数为:h (1) =5, h (2) =2, h (3) =3。

在进行FPGA设计时, 利用组件Component形式构建该表格, 提供输入寻址端口table_in[1..0], 设置为ROM结构, 输出端口table_out[2..0]。FPGA算法的结构图如图1所示。

FIR滤波器实质上是一个分节的延迟线, 把每一节的输出加权累加, 便得到滤波器的输出。在实际应用中, 为了减少逻辑资源的占有量和提高系统的运行速度, 对FIR滤波器需要进行优化处理。

由于实现的是固定系数的FIR滤波器, 所以可以利用简化的过程 (如查找表) 减少设计所耗用的器件资源。

4 FIR整形滤波器FPGA仿真结果

FPGA器件作为一种用户课编程门阵列集成电路, 它充分将半定制门阵列电路的优点与可编程逻辑器件的用户可编程性结合起来, 大大扩大了他的功能性, 在其中包含大量的门电器, 还能够使其设计的电子产品具备微型化、高集成度和高可靠性的优点, 降低了设计风险, 缩短了设计周期, 增加了设计数字系统的设计制造的可靠性。

FIR整形滤波器FPGA仿真结果:线性相位因果FIR滤波器, 它的系列具有中心对称特性, 即h (i) =±h (N-1-i) 。令s (i) =x (i) ±x (N-1-i) , 对于偶对称, 可得:

根据要求, 本论文的设计参数为:

设计输入序列为[99, 0, 0, 0, 70, 0, 0, 0, 99, 0, 0, 0, 70, …], 进行波形仿真后的结果如图2 所示。

由仿真波形可以读出结果 (-3, -2, 4, 6, -4, ……) , 经比较, 仿真结果与输出信号理论值 (-2.9121, -1.9837, 4.2146, 6.2187, -3.8654) 基本吻合, 且波形符合设计要求。

参考文献

[1]李元帅, 张勇, 周国忠.图像中值滤波硬件算法及其在FPGA中的实现[J].计算应用, 2006, 26, 62, 65.