信号采集转换（精选八篇）
信号采集转换 篇1
设计框架
为实现传感器输出电流信号的高精度不失真采集, 同时进行信号的传输, 设计了智能传感器信号采集与转换系统。该系统主要包括:51单片机模块、A/D转换模块、光偶隔离模块、程控放大模块、采样保持模块、电源模块和RS232串口输出模块。各模块在单片机的协调控制下, 实现传感器信号的高精度采集, 并通过串口通信传输给上位工控机。智能传感器信号采集与转换系统原理框图如图1所示。
程控放大电路
PGA程控放大器的放大倍数由程序控制电路中的电子开关来实现, 放大倍数灵活可调, 配合5l单片机系统可以方便的设定放大倍数, 实现信号采集的放大处理。程控放大器的数字量输入信号由51单片机系统产生, 通过开关驱动电路控制电子开关的通断, 进而改变放大电路的反馈阻值大小, 达到调节放大增益的目的。程控放大器原理如图2所示。
A/D转换模块
系统采用的A/D转换芯片为AD7714, AD7714是一个高速低功耗24位A/D转换器。它使用和差转换技术以实现高达24位的无误码性能, 输入信号加至专有的模拟输入端, 具有可编程增益的数字滤波器, 其非线性度为0.0015%, 增益从1至128可控, 具有读写校准的能力。CMOS结构确保了AD7714具有非常低的功耗, 掉电模式把其待机功耗减少到15uw, 使用单电源+5V工作。AD7714与51单片机的连接如图3所示。
信号采集转换 篇2
讨论大地测量仪器诸如重力仪、倾斜仪、应变仪等,所观测的地球物理变化量的性质和特点,以及为达到高精度观测的目的`,其信号拾取、信号调理及信号采集的技术关键;介绍一种可用于多种类型的大地测量仪器的高精度信号采集装置.
作 者：谢中华 张振军 王永泉 XIE Zhong-hua ZHANG Zhen-jun WANG Yong-quan 作者单位：谢中华,XIE Zhong-hua(常州市测绘院,江苏,常州,213002)张振军,ZHANG Zhen-jun(汉江水文水资源勘测局,湖北,丹江口,442000)
阵列信号处理机信号采集卡设计 篇3
阵列信号处理是现代信号处理的一个重要分支,其研究内容是从空间分布的传感器阵列的接收信号中提取信息[1]。阵列信号处理算法在雷达和声纳等探测系统中有着广泛的应用。阵列信号处理机是为了适应阵列信号处理需求而设计的、由多种板卡组成的系统,其中信号采集卡是阵列信号处理系统中不可缺少的一类板卡。本文介绍了一种以FPGA为核心的信号采集卡设计方案,该方案不仅能提供多通道高速采集、数据预处理、板卡间高速通信等基本功能,还集成了多通道数字滤波器、大容量高速本地缓存等扩展功能。
2 阵列信号采集卡结构设计
根据阵列信号处理系统需求,本文设计的信号采集卡为标准的紧凑型PCI(Compact Peripheral Component Interconnect,CPCI)板卡。如图1信号采集卡原理框图所示,该板卡由高速模数转换(A/D)芯片、大规模现场可编程门阵列(FPGA)芯片、大容量本地存储器(DDR3 SDRAM)、PCI桥芯片组成。该板卡采用了CPCI总线与自定义总线相结合的双总线结构,并提供模拟信号输入端口。CPCI总线是该板卡的控制总线,其遵循PCI总线的电气规范,与基于X86架构CPU的主控板有很好的兼容性[2]。另外,CPCI总线的机械结构可靠性非常高。CPCI总线的缺点是当多个设备复用总线时数据传输速率会明显降低,因此不适合用于高速数据传输。为了突破这一瓶颈,本设计基于低压差分信号(LowVoltage Differential Signaling,LVDS)标准定义一种自定义总线。LVDS标准拥有高速、低功耗、低噪声等特点,理论最高数据速率高达3.125Gbps[3]。本文所设计的自定义总线能够以较低的I/O和协议开销获得较高的数据传输速率,适用于点对点数据传输。本文所设计的信号采集卡集成高速A/D采样芯片和DDR3 SDRAM存储器,结合这两种芯片并利用FPGA的可编程能力实现高速采样和本地缓存两项功能。另外,大规模FPGA芯片拥有丰富的资源,可以通过编程实现数据格式调整、数据打包以及多通道数字滤波器等功能。
3 阵列信号采集卡硬件设计
FPGA芯片是本设计的核心部件,本设计选用的Kintex-7 XC7K325T是Xilinx公司最新推出的FPGA芯片,主要应用于高速互连和数字信号处理领域。此款芯片集成326080个逻辑单元(Logic Cell)、445个36Kb双端口存储器(Block RAM)、840个高性能DSP slice、500个支持SelectIO技术的用户I/O和4个全局时钟管理模块(CMT),非常适合应用在本文所设计的信号采集卡中[4]。在本设计中,高速A/D采样芯片的控制接口和数据接口、PCI桥芯片的局部总线(Local)端接口分别连接到FPGA芯片的用户I/O,DDR3存储器的接口则连接到FPGA的特定的I/O引脚,最终通过对FPGA芯片编程实现上述接口功能。
A/D芯片是本设计的重要组成部分,根据实际需求选用AD公司推出的采用多级、差分流水线架构A/D转换芯片AD9650。该芯片集成双路16-bitA/D转换通道,支持最高105MSPS采样率(本设计采样率上限为80MSPS)和300MHz输入信号频率,信噪比典型值82dBFS,无杂散动态范围典型值90dBc[5]。该芯片通过三线式SPI接口进行配置,采样数据通过16-bit宽度的LVDS接口输出。本设计中集成4片A/D转换芯片,各芯片的SPI接口和数据接口分别连接到FPGA芯片的用户I/O,连接方式如图2所示。
DDR3 SDRAM是一种广泛应用在计算机系统中的高速存储设备,本设计选用结构紧凑、可靠性高的SODIMM封装DDR3 SDRAM。该存储器通过专用的插槽安装在电路板上,对应的接口也通过插槽连接到FPGA芯片相应的I/O。这样设计既能够获得可靠的电气连接特性又方便维护和更换存储器。通过FPGA芯片内部集成的SelectIO模块调整用户I/O的输出强度和斜率、输出阻抗、绝对时延、双倍数据率输入输出等参数以满足DDR3接口的要求[4]。DDR3 SDRAM与FPGA连接图2所示。
本文设计的自定义总线由A、B两个端口组成,分别连接到不同的接插件,每个端口由两个物理接口组成。在结构上,每个物理接口由8对数据线、1对帧同步信号和一对差分时钟信号组成,每个物理接口都设置为输出方向。自定义总线端口信号定义如表1所示。利用SelectIO模块配置用户I/O的电气特性,使其能够输出符合LVDS标准的信号,以此来实现自定义接口的物理层。
CPCI接口的设计通常采用PCI桥芯片实现,这种方案将CPCI总线与本地设备隔离开,有效避免了总线上其它板卡对信号采集卡的影响,可靠性和稳定性更高。PCI9056是一款高性能的PCI桥芯片,其拥有PCI和Local两个端口。PCI端口的信号定义和电气特性上完全符合PCI总线规范的规定,Local端口是一个32bit宽度、地址/数据非复用的异步接口[2]。桥芯片内部自动完成PCI端到Local端的地址转换和数据传输。PCI9056芯片的外围电路设计简单,PCI端的信号线直接连接到CPCI接插件对应引脚,Local端的信号线连接到FP-GA的用户I/O即可完成设计。PCI桥芯片Local端接口设计如图2所示。
4 FPGA程序设计
FPGA程序是本设计的核心工作,具体来说FPGA程序实现接口逻辑、数字滤波器和调度管理三种功能。FPGA程序结构框图如图3所示。
4.1 接口逻辑设计
接口逻辑是FPGA芯片与其它外设交互的桥梁,根据信号采集卡原理框图可知FPGA程序需要实现四种接口逻辑:PCI桥芯片Local端接口逻辑、自定义总线接口逻辑、本地存储器接口逻辑和A/D芯片相关的接口逻辑。
4.1.1 PCI桥芯片Local端接口逻辑设计
如图2所示,PCI9056桥芯片的Local端包括三类信号线:一组数据线、一组地址线和一组用于握手、复位等操作的信号线,信号定义如表2所示。Local端的操作有五种:单次读、单次写、突发读、突发写、DMA事实上,上述五种操作的时序非常接近,因此可以通过设计一个状态机来实现Local端接口逻辑。
如图4所示,系统开始工作之后,状态机进入等待状态(L＿idle);当检测到地址握手信号(LHOLD)和锁存信号(ADS#)有效时,确认PCI端发起一次操作,状态机根据Local端最高四位地址线和读写线(LW/R#)的状态进行判断并跳转入相应的状态;当Local端地址高四位为15且LW/R#=1时,判断状态机进入写寄存器状态(L＿Wreg);当Local端地址高四位为15且LW/R#=0时,判断状态机进入读寄存器状态(L＿Rreg);当Local端地址高四位为0且LW/R#=0时,判断状态机进入读FIFO状态(L＿Rfifo);当Local端高四位地址为10且LW/R#=1时,判断状态机进入写滤波系数状态(L＿Wcoeff);处于L＿Wreg和L＿Rreg状态时,状态机根据Local端地址其余位的状态判断读写对应的寄存器,并跳转到空状态(L＿nop);处于L＿Rfifo状态时,状态机通知调度模块发送数据并跳转到L＿nop状态;处于L＿Wcoeff状态时,状态机使能滤波器系数存储器,将此时数据线上的数据作为滤波系数写入该存储器,同时检测BLAST#信号,若BLAST#为0则跳转到L＿nop状态,否则保持当前状态不变;在L＿nop状态下关闭存储器的写使能,跳转到L＿idle状态。
4.1.2 自定义总线接口逻辑设计
自定义总线的四个物理接口是完全一致的,其总线协议等同于物理接口的协议,该协议描述如下:
①信号采集卡通过拉高传输请求信号M＿request发起一次传输;
②当收到应答信号S＿ack时,开始本次传输;
③传输开始后,信号采集卡发送帧同步脉冲Frame,并在之后的每个时钟(CLK)上升沿从数据口(Data)送出一个数据;
④连续发送256个数据后,结束本次发送。
根据上述协议,自定义总线的接口逻辑设计工作可以通过如图5所示的状态机实现。状态定义如表3。
状态机描述:复位结束后,状态机进入AD＿lvds＿idle状态;当接到调度模块通知(Send＿en=1)时,跳转到AD＿lvds＿sendRequest状态,发送M＿request请求;当收到应答信号(S＿ack=1)时,状态机跳转到AD＿lvds＿sendFrame状态,发送帧同步信号Frame,同时跳转到AD＿lvds＿tx;连续发送一帧数据(Frame＿cnt=0)时,更新一次任务计数器,并判断发送任务是否完成,若任务完成(Task＿cnt=0),则跳转到AD＿lvds＿idle状态,结束此次任务,否则跳转到A D＿lvds＿sendRequest状态,发送下一帧数据。
4.1.3 本地存储器的接口逻辑设计
在本设计中,DDR3本地存储器的作用是担当暂存A/D采样结果的虚拟FIFO(VFIFO),因此其设计工作分为DDR3接口和数据流通道两个部分。DDR3接口是指物理层接口逻辑,由配置为DDR3接口模式的MIG IP核构成;数据流通道是VFIFO提供给应用程序的接口,由两个FIFO IP核和一个Data Mover IP核构成。虚拟FIFO原理框图如图6所示。
MIG IP核是一种支持多种模式的存储器接口IP核,其能够提供DDR3 PHY层接口逻辑。如图6所示,在DDR3接口模式下MIG IP核有三组端口:第一组端口映射到特定的用户I/O构成DDR3接口,用于与DDR3存储器连接;第二组和第三组端口分别是数据读端口(Data Out)、数据写端口(Data In),每个端口都是标准的AXI-MM接口,包括一组数据接口和一组地址接口,应用程序通过地址访问DDR存储器[6]。为了避免直接通过MIG IP核访问DDR3存储器时发生地址冲突,本设计利用Data Mover IP核,将符合AXI-MM协议的接口转换为符合AXI-stream协议的接口,复杂的读写端地址比较工作由此IP核完成。如图6所示,Data Mover IP核共有4组端口:两组符合AXI-MM协议的读、写端口和两组符合AXI-stream协议的读、写端口。MIG IP核的数据读、写端口分别对应连接到Data Mover IP核符合AXI-MM协议的读、写端口。Data Mover IP核符合AXI-stream协议的写端口接入FIFO A的输出端,FIFO A的输入端作为整个虚拟FIFO的入口。Data Mover IP核符合AXI-stream协议的读端口接入FIFO B的输入端,FIFO B的输出端作为整个VFIFO的输出端口。应用程序通过操作VFIFO输入/输出端口完成对DDR3 SDRAM的访问。
4.1.4 A/D芯片相关的接口逻辑设计
AD芯片有如图2所示的两种接口:16位宽度数据接口和三线制SPI接口。数据接口的逻辑相对简单,当AD芯片处于工作状态时,在时钟的上升沿和下降沿分别输出A、B两个通道的采样结果。在硬件上,数据接口已经连接到对应的用户I/O,因此,LVDS接口逻辑可以简化为:在时钟的上升沿和下降沿分别保存用户I/O的状态作为A、B两个通道的采样结果。根据表4 SPI接口信号定义[5]和如图7 SPI接口时序图所示,SPI接口逻辑可以通过如下方式实现:每次发送前,待发送数据装载入16位长度的移位寄存器,最高位的状态映射到SDIO引脚;发送开始使拉低CSB,待时钟SCLK第一个上升沿到来时确认此次发送开始;移位寄存器在时钟SCLK每个下降沿移位一次;当移位寄存器最后一位数据被移出时,拉高CSB以结束此次发送,同时移位寄存器装载下一个数据。
4.2 数字滤波器设计
数字滤波器设计有无限脉冲响应数字滤波器(IIR)和有限长冲激响应滤波器(FIR)两种基本结构,与同样阶数的IIR滤波器相比,FIR滤波器虽然在性能上处于劣势,但是其拥有严格线性相位特性和更加简单的结构[7]。由于大规模FPGA芯片拥有丰富的片内资源,因此其更加适合实现FIR结构的滤波器。Xilinx公司提供的FIR Compiler IP核是一种参数可调、在系统可编程的FIR结构滤波器,支持最多2048个49bit精度的浮点或定点格式滤波器系数,最高运行频率为742MHz[8]。本设计利用该IP核实现图8所示的128阶低通滤波器。
在设计滤波器时,我们通过IP核提供的图形用户界面(GUI)设置滤波器的数据格式、通道数目、工作频率和原始数据采样频率等滤波器的基本参数。FIR Compiler IP核有四个符合Axi4-stream协议的端口:控制端口、装载端口、原始数据输入端口、滤波结果输出端口。控制端口用来配置IP核的工作模式和工作状态,并配合装载端口完成滤波系数的装载,此端口对接在调度模块相应的信号上。为了提高滤波器设计的灵活度,滤波器系数由上位机通过CPCI总线写入系数存储器中(图8中Filter DPRAM模块)的端口A(Port A),再由调度管理模块在合适的时候从端口B(Port B)读出,并通过在系统编程的方式装载入数字滤波器模块。
4.3 调度管理模块设计
在本设计中,调度管理模块的功能是:①接收上位机下发的任务,并协调其它模块完成此任务;②向上位机反馈系统状态和任务执行情况。为了实现上述功能,调度管理模块一方面要具有控制其它模块的能力,另一方面还要能够同上位机进行通信。调度管理模块的控制能力可以通过设置控制信号和查询其它模块状态寄存器的方式实现。调度管理模块内部定义了由功能寄存器和状态寄存器构成的寄存器组,并将其映射到CPCI总线的寻址空间内。上位机通过访问状态寄存器了解信号采集卡的工作状态和任务是否完成,通过在功能寄存器内写入不同的指令代码来下发任务。寄存器组定义如表5所示。
5 性能测试
本文设计的高速信号采集卡实物如图9所示,PCB为符合6U标准CPCI板卡尺寸的6层板。PCB采用经典的叠层布局[9]:1、3、4、6层为信号走线层、2层为地层、5层为电源层。为了提高信号质量,本设计将DDR相关的高速信号布置在靠近参考平面(地和电源)的3、4两层;将高速时钟信号布置在靠近地平面的1层;将模拟信号布置在与高速信号隔离的区域中;电源层分割时避让高速信号布线区域,并保证地平面的完整。
目前,该信号采集卡已经成功地应用于我们设计的阵列信号处理系统中,实际测试表明:该板卡通信能力优异、工作稳定、性能上满足了阵列信号处理系统的需求。主要接口通信能力测试结果和性能指标如表6和表7所示。
6 结束语
本文介绍了一种以大规模FPGA为核心的双总线高速信号采集卡设计方案。数据与控制总线分开的方式在保证灵活性的前提下,突破了传统单总线板卡数据传输的瓶颈;大容量高速存储器的使用提升了本地存储能力,减弱了接口传输速率对于AD采样率的限制;大规模FPGA芯片的引入一方面降低了硬件设计的难度,另一方面提高了板卡的扩展能力。本设计方案经过实践检验,性能优异应用范围广泛。
摘要：信号采集卡的是阵列信号处理机的重要组成部分之一,其作用是完成模拟信号到数字信号的转换并完成部分数据处理工作。针对传统的以微控制器为核心的信号采集卡硬件设计难度大、功能单一、可扩展性不足等问题,本文提出了一种利用现场可编程门阵列(FPGA)的逻辑资源丰富、高度可编程和硬件设计简单的特点设计信号采集卡的方案。另外,通过设计大容量本地缓存,此方案削弱了接口速率对于采样频率的限制,进一步提升了信号采集卡的性能。通过实际测试验证,本设计方案切实可行、性能优异。
关键词：阵列信号处理,现场可编程门阵列,高速信号采集,DDR3 SDRAM
参考文献
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信号采集转换 篇4
安装假肢是截肢者代偿缺失的运动功能, 回归社会的有效手段。假肢研究的重点之一是假肢的仿生控制, 尤其是如何采用使用者自身的信号灵活有效地控制上肢假肢。目前用于假肢控制的仿生控制信号主要有人体自身的肌电信号 (Electromyogram, EMG) 、脑电信号 (Electroencephalogram, EEG) 和声音信号 (Mechanomyography, MMG) 等。其中, 表面肌电信号由于滞后时间短和抗干扰能力强, 仍然是假肢的主要仿生控制信号源[1]。但是肌电信号仍然存在着一些不足之处, 因为EMG通常非常微弱 (仅μV级) , 表面电极检测出的肌电信息是一组肌群的募集信息, 不能完全反映人脑对某一动作的运动指令, 而人体感受到的外电场干扰 (如手机信号等) 又相对十分强大 (达V级) , 这些因素都影响到肌电信息控制假手的准确性。
与肌电信号相比, 肌音信号在肌肉收缩疲劳时仍有更高的准确率[2]。由于肌音信号的传播特性, 传感器不需要固定在某些特定的位置上, 甚至可以不直接接触皮肤, 而且肌音信号还可以在运动肌肉的末梢采集到, 尽管信号的幅度已经衰减了[3]。肌音信号受体表阻抗的影响小[4], 受外电场的干扰小。最后, 采集肌肉声音信号的传感器比肌电传感器便宜很多, 信号只需要简单的数字处理硬件 (如:DSP) 就可以处理。
肌肉收缩时发出的声音可以通过一个简单的实验验证, 把拇指轻轻地按住一个耳孔, 然后, 一边提起肘部一边握起拳头, 你会听到一种隆隆的声音, 就像远处传来的雷声。科学家开始研究肌肉声音是从1810年开始的, 英国物理学家W.H.Wollaston把肌肉发出的声音和车轮在卵石街道上发出的隆隆声响作比较, 得到其频率约为20～30 Hz的结论[5]。对于肌音信号的研究是从1980年真正开始的, 英国的生物物理学家Oster发现肌音信号强度与肌肉紧张程度成正比。Barry (1986) 提出肌音信号可以用于假肢控制, 并作出了尝试[6]。Bertrand Diemont等通过利用FFT和MESE对肌音信号进行分析, 证实了功率谱方法对分析肌音信号的有效性[7]。Travis W.利用小波分析对非稳定肌音信号进行分析, 验证了肌肉进行不同动作时肌音信号存在差异性[8]。Jorge Silva (2005) 等通过利用肌音信号模拟肌电信号对假肢进行控制, 张合假手正确率分别达到了88%和71%, 基本达到了控制假肢的目的[8]。
本文主要从传感器的选择与测试, 肌音信号采集电路的设计以及信号的初步处理来介绍实现肌音信号采集的方法, 从而验证通过肌音信号控制仿生手的可行性, 并且为进一步仿生手控制系统的研究奠定了基础。
1人体肌音信号的特点
人体肌音信号属于生物信号, 主要特点有:
(1) 信号弱。直接从人体中检测到的肌音信号其幅值一般比较小。因此, 在处理各种生理信号之前要配置各种高性能的放大器。
(2) 频率低。其频率主要集中在20～30 Hz, 一般认为集中在0～50 Hz属于低频信号。因此在信号的获取、放大、处理时要充分考虑对信号的频率响应特性。
(3) 干扰特别强。干扰既来自生物体内, 如呼吸干扰等;也来自生物体外, 如工频干扰、信号拾取时因不良接地等引入的其他外来串扰等。
(4) 随机性强。生物医学信号是随机信号, 一般不能用确定的数学函数来描述。它的规律主要从大量统计结果中呈现出来, 必须借助统计处理技术来检测、辨识随机信号和估计它的特征;它往往是非平稳的, 即信号的统计特征 (如均值、方差等) 随时间的变化而改变。因此在信号处理时往往进行相应的理想化和简化。
2采集电路的设计要求
针对肌音信号的上述特点, 对信号采集电路的分析如下:
(1) 找到能够较好地采集肌音信号的传感器, 考虑从心音传感器、腿动信号传感器等医学声音传感器入手。
(3) 信号放大是必备环节, 而且应将信号提升至A/D输入口的幅度要求, 即至少为“V”的量级。
(3) 考虑通过滤波电路来过滤噪音信号。
(4) 信号频率不高, 通频带通常是满足要求的, 但应考虑输入阻抗、线性、低噪声等因素。
3信号采集系统的设计
3.1 传感器的选择
传感器是整个硬件系统中最为核心的器件。感受肌肉声音信号最终可以理解为感受肌肉的微震动信号, 即将肌肉的震动信号转换为电信号的传感器。传感器的选择遵循以下几点原则:足够的灵敏度和分辨力。肌肉震动为微震动信号, 若分辨力不够, 则无法捕捉到这个有用信号;若灵敏度不够, 则得到的信号会非常微小, 不利于后续的信号处理。合适的频率响应特性。一般声音方面的传感器能够响应的最小频率大概在200 Hz左右, 而肌音信号的主要频段为0～50 Hz, 因此一般的传感器无法达到要求;适当的价格以及尽量简单的外围电路。
3.2 传感器选择与测试过程
(1) 心音传感器的实验
对购买的HKY06B1K5 心音传感器进行实验, 通过腕带将传感器固定在实验者的手前臂, 如图1所示。让实验者手部不停地做抓和握两个动作, 将采集到的肌音信号导入数字示波器进行分析。对该传感器的测试结果如下:分辨率足够, 而且足够灵敏, 输出信号幅值相对较高, 但是频率响应范围太宽, 而且传感器双面都敏感, 噪音很大, 对有用信号的影响非常明显。
(2) 压力传感器
北京颐松公司的MB-4A压电式传感器具有灵敏度高、敏感面大、使用方便、抗过载能力强、抗干扰性好等特点。该传感器已经集成了放大器和输出阻抗变换器, 因此简化了外围电路。由于传感器集成的放大器放大倍数并不符合采集模块的采集要求, 因此在传感器外围还得做一级放大。对该传感器的测试结果如下:分辨率、灵敏度等各项指标均符合要求, 得到的信号波形也较好, 可以采用。
(3) 加速度传感器
北京颐松公司的TD-3型压电式腿动信号微加速度信号传感器。TD-3型传感器为压电式传感器, 响应频率范围为0.5～1 000 Hz, 灵敏度为150 mV/g, 重量小于20 g, 该传感器本用于睡眠过程中检测腿动信号波形。经过实验测试, 对该传感器的测试结果如下:分辨率、灵敏度等指标均符合要求, 而且得到的信号波形经分析质量优于MB-4A, 因此, 最终的采集传感器定为TD-3。
3.3 放大电路设计分析
由于人体肌音信号的特点, 加上背景噪声较强, 采集信号时电极与皮肤间的阻抗大且变化范围也较大, 这就对放大电路提出了较高的要求, 即要求放大电路应满足[9] :高输入阻抗;高共模抑制比;低噪声、低漂移、非线性度小;合适的频带和动态范围。为此, 选用Analog公司的仪用放大器AD620作为前置放大。AD620的核心是三运放大电路, 其内部结构如图2所示。该放大器有较高的共模抑制比 (CMRR) , 温度稳定性好, 放大频带宽, 噪声系数小, 且具有调节方便的特点, 是生物医学信号放大的理想选择。AD620只用一个外部电阻就能设置放大倍数为1～1 000, 而且它是低价格、低功耗、高精度的仪表放大器。AD620能确保高增益精密放大所需的低失调电压、低失调电压漂移和低噪声等性能指标, 故可用于精确的数据采集系统, 作为各种微弱信号的前置调理器。图3为AD620的脚位图。
3.4 低通滤波电路
滤波是指让被测信号中的有效成分通过而将其中不需要的成分抑制或者衰减掉的一种过程。根据肌音信号低频的特性, 该系统需要设计一个低通滤波器, 3 dB频率是100 Hz, 在200 Hz的衰减大于25 dB。
(1) 低通无源滤波器
最简单的低通滤波器是由电阻和电容组成的无源RC滤波器, 如图4所示。频率越低, 容抗就越大, 输出电压就越大, 因此电路具有“低通”特性。电路的传递函数为:
式中:
幅频特性为:
RC低通无源滤波器的主要缺点是带负载能力差。若在输出端并接一个负载电阻, 除了使滤波电路的电压放大倍数降低外, 还会影响截止频率的值。基于以上原因, 最终未采用无源滤波电路, 而使用了有源滤波器。
(2) 低通有源滤波器
二阶有源滤波器通过使用1个运放、1～3个电阻和1～2个电容来实现。有源滤波器可以在两级间实现隔离, 主要是利用运放高阻抗输入和低阻抗输出的特性。
滤波器方案如下:
方案一:2阶滤波器, 电路参数:
方案二:巴特沃兹滤波器, 截止频率为100 Hz, 如图6所示。图7为理论幅频特性曲线。
滤波器测试结果:
测试滤波器的方法:用信号发生器产生不同频率的正弦波信号, 通过滤波器, 然后观察不同频率下滤波器对信号幅值的衰减情况, 第一种方案的结果不尽人意, 衰减并不明显。第二种方案衰减较为明显, 如图8依次为30 Hz (有效信号部分) , 100 Hz (信号截止频率) , 200 Hz (频率较高的干扰信号) 。30 Hz时, 信号幅值没有衰减;100 Hz时, 信号幅值衰减明显;到200 Hz时, 信号幅值已基本全部衰减。基于以上的实验结果, 最终滤波电路采用了第二种方案。
3.5 A/D转换器
A/D选择PMD-1608FS型号的采集卡即可满足要求, 它集成度高, 应用简单。 PMD系列是USB接口的多功能数据采集控制器, 采用单芯片技术, 集成度高, 价格便宜, 稳定性高, 是目前性价比最高的多功能数据采集控制器。
3.6 电源
应用电路中普遍的干扰源为电源, 电源线上的噪声可以通过有源器件的电源引脚传到芯片内。硬件系统中经试验得知, AD620必须工作在双极性电源的情况下。故需要的电压为: 5 V, 为传感器供电和滤波电路运算放大器供电; +9 V, -9 V, 分别给AD620芯片和运算放大芯片供电。电路中使用的芯片:
(1) LM2940, 稳+5 V电压, TO-220封装。特点是在整个温度范围内失稳电压约为0.5 V, 属于低失稳稳压芯片。此外, 还具有静态电流降低电路, 当输入与输出的电压差大于3 V时, 可以自动降低静态电流。
(2) 7809, 稳+9 V电压, TO-220封装。特点是有内部过流、热过载和输出晶体管安全区保护功能, 电路使用安全可靠, 最低失稳电压是2 V。
(3) 7909, 稳-9 V电压, TO-220封装。特性与7809芯片一样。
3.7 实际电路原理图
实际电路原理图如图9所示。
4电路性能的实验验证
从图10中可以明显地看到, 经硬件滤波以后, 信号幅值被放大, 原始信号的高频噪音部分被滤除, 信号特征更为明显。
5肌音信号软件处理初步介绍
采集软件是基于原采集卡软件的VB程序。因为原采集卡软件采集频率和数据量都有限制, 现用的VB程序在功能上对原软件进行了补充, 满足了本系统的采集要求, 因此予以采用。程序的界面如图11所示。该程序将采集的数据以txt格式保存于指定目录下。最终将用Matlab软件调用txt文件中的数据, 利用Matlab软件强大的分析功能完成信号数据的分析。
6结语
利用肌音信号作为信号源, 通过对传感器、放大电路、滤波电路、电源模块、A/D转换等几个方面的详细介绍, 得到了采集理想肌音信号的采集系统设计过程。采集到的信号平稳清晰, 噪音基本滤除, 通过对采集软件的处理, 最终可以利用Matlab软件进行信号特征的分析, 通过对信号时域若干个特征的分类识别, 可以实现对手部张紧-握紧等动作的辨别, 最终可以利用辨别结果产生控制信号对仿生手进行控制。
参考文献
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高速信号采集记录仪设计 篇5
目前在各工业领域对数据采集存储的需求越来越多，对采集速率和存储速率的要求也越来越高。特别是在航空航天领域，经常要对高速信号进行采集，并将采集数据实时存储在非易失存储器之中，以便事后分析处理。
为满足需求，本文提出一种高速信号采集记录仪的设计方法。采用高速A/D转换器对输入信号进行200MSPS的高速采样，然后将采样数据实时存入FLASH存储阵列中。综合采用了并行总线、交错双平面页编程、多级流水线等技术，大幅提升FLASH的写入速度，从而实现200MB/s采样数据的实时存储记录。
1 系统组成及工作原理
1.1 记录仪系统组成
图1记录仪系统组成框图(参见右栏)
图1为记录仪系统组成框图，记录仪电路系统主要由FPGA电路、时钟电路、高速采集电路、高速存储电路、电源电路、其他外围电路等组成。
FPGA选用Xilinx公司的XC4VSX55,PLL时钟芯片选用TI公司CDCF5801A,A/D转换器选用TI公司ADS5547,NAND FLASH存储芯片选用三星公司K9WAG08U1A,USB控制芯片选用CYPRESS公司CY7C68013A。
1.2 记录仪工作原理
系统的工作原理为：上电后，FPGA首先读取NOR FLASH中存储的NAND FLASH坏块信息，在内部RAM中建立坏块表，之后每次需要对NAND FLASH进行读写操作之前，都要先查询坏块表，若准备操作的块为坏块，则跳到下一块继续查询，直到找到好块才进行操作。
当需要采集记录信号时，先通过外接的键盘和LCD显示模块设置采样参数。然后记录仪接收到启动信号后开始进行采样记录，需采样信号从SMA接口输入后经过差分放大器转换为差分信号，然后进入A/D转换器进行200MSPS采样，FPGA接收采样数据，采样4级流水线对NAND FLASH存储阵列进行写入操作。此外FPGA还需完成对其他外围器件的控制。
当需要上传数据时，FPGA将数据从NAND FLASH中读出，通过USB控制芯片将数据上传给上位机。
2 关键技术
2.1 高速A/D采样
记录仪采用的A/D转换器为TI公司的14bit、210MSPS的高速A/D芯片ADS5547。系统中实际采用的采样时钟频率为200MHz，由50MHz晶振时钟通过CDCF5801A倍频产生。
ADS5547采用的工作模式为LVDS DDR模式，即在A/D输出时钟的下降沿传输采样数据的奇位，在上升沿传输采样数据的偶位，所以实际数据传输频率为400MHz，对于这种高速数据传输，在PCB设计时需注意7对差分数据线和1对差分时钟线保持等长，确保迹线传输延时相同。
在FPGA数据接收模块的设计中，直接调用芯片中的IDDR原语，如图2所示，其在SAME＿EDGE工作模式下的时序正好匹配ADS5547的数据输出时序，所以可将7路DDR数据转换为14bit并行数据，考虑到NAND FLASH的写入速度，在存储时截取采样数据的高8位，这样需要存储数据的速率为200MB/s。
2.2 高速数据存储
记录仪采用的非易失存储器为三星公司的NAND FLASH芯片K9WAG08U1A，单片容量为2GB。由于单片FLASH的存储容量和写入速度有限，所以使用了16片FLASH组成存储阵列，总容量为32GB，并综合采用了并行总线、交错双平面页编程[1,2,3]、多级流水线[4]等技术提升写入速度。
(1）并行总线
为了提升数据吞吐量，将N片FLASH芯片的I/O并行操作，总线宽度增加为单片的N倍，并共用读写控制线，这样可将N片FLASH当做一片大位宽FLASH同时进行读写操作，从而可以将写入速度提升至N倍。在该记录仪中，是将8片FLASH的I/O并行操作，每片FLASH的数据位宽为8bit，所以总位宽为64bit，写入速率可提高为单片的8倍。平均数据写入周期只需达到40ns即可实现200MB/s的数据速率，满足FLASH的25ns最小写入周期要求。
(2）交错双平面页编程
NAND FLASH的写入操作是以页为单位进行的，称为页编程操作，分为两阶段进行。第一阶段为数据载入阶段，是将数据先写入到页寄存器中，第二阶段为编程阶段，是将数据从页寄存器中真正编程到FLASH的存储单元之中。数据载入页寄存器时最高速率可达到40MB/s(单片)，但数据编程阶段所需时间为200～700μs，若等待一页编程完成之后再进行下一页数据的载入会严重降低数据写入速率。为充分利用编程阶段的时间，并且增加数据载入时间以便于流水线操作，采用了交错双平面页编程方法。
每片K 9 WA G 0 8 U 1 A实际上是由2片K9K8G08U0A组成，而每片K9K8G08U0A又由2片K9F4G08U0A组成，每片K9F4G08U0A又由2个2Gb的存储平面组成，每个存储平面有独立的2112字节页寄存器，因此可实现双平面页编程操作，而2片K 9 F 4 G 0 8 U 0 A之间可以实现交替操作。K9K8G08U0A存储平面如图3所示，Plane0和Plane1组成第1片K9F4G08U0A,Plane2和Plane3组成第2片K9F4G08U0A。
图3 K9K8G08U0A存储平面(参见下页)
当进行FLASH编程操作时，先发送双平面编程指令，然后Plane0和Plane1进行数据载入，载入完成后进入编程阶段。此时无需等待编程结束，直接对Plane2和Plane3继续进行数据载入，即可实现交错双平面页编程。操作时序如图4所示。
(3）多级流水线
运用交错双平面页编程方式后，可以连续进行4页的数据载入操作，但载入完成后整片K 9 WA G08U1A的4个平面都将进入编程阶段，无法继续进行操作。为了实现数据的连续载入，采用了多级流水线技术。
实现流水线操作首先要对FLASH存储阵列进行分组。由于每片FLASH是由2片K9K8G08U0A组成，所以存储阵列可以看作由32片K9K8G08U0A组成，把每8片K9K8G08U0A分为一组，在读写时并行操作，这样整个存储阵列分为四组，如图5所示。
流水线操作方法如图6所示。FLASH进行写入时，首先通过片选信号选中第1组FLASH，进行数据载入操作，载入完成后，该组FLASH进入编程阶段，此时切换片选信号，选中第2组FLASH，继续进行数据载入，依此类推。由于采用了交错双平面页编程方式，所以每个载入过程可以载入4页的数据，而采用并行总线之后，位宽为64bit，即每个写周期可写入8Bytes的数据，按照200MB/s的数据速率计算，每个载入阶段的时间为：
当第4组FLASH的载入过程完成后，距离第1组FLASH开始编程时已过去983μs，大于最长编程时间700μs，所以第1组可继续开始数据载入操作。通过流水线操作，实现了数据的连续载入，从而大幅提高了写入速度，实现了200MB/s的数据存储速率。
3 试验验证
为验证记录仪的性能，进行了数据采集试验。试验中采用信号发生器产生周期为100ns的正弦信号输入记录仪，记录仪对其进行实时采集存储，采集时间为5s，即产生的数据量为1GB。采集完成后，在上位机软件中发出上传指令读取FLASH中的数据，并通过USB接口上传到上位机形成二进制数据文件。然后截取其中的一段波形进行显示，如图7所示。
在图中可以看到，正弦信号的每个周期对应20个点，而采样周期为5ns，所以20个点为100ns，与设置的信号周期相一致，说明记录仪实现了200MSPS的采样速率和200MB/s的数据存储速率。
4 结论
设计了一种高速信号采集记录仪，该记录仪可实现8bit,200MSPS的采样率，并可对采样数据实时存储。其电路系统可由单板实现，具有体积小，便于携带和应用的优点。该记录仪适用于各种需要高速信号采集的场合，应用前景广泛。
摘要：针对高速信号实时采集存储的需求,设计了一种高速信号采集记录仪。记录仪通过高速A/D转换器对信号进行采样,并实时存入NAND FLASH存储阵列中。为提高数据存储速率,综合采用并行总线、交错双平面页编程、多级流水线等技术,大幅提升FLASH的写入速度。记录仪可实现8bit、200MSPS的采样速率,并可将速率为200MB/s的采样数据实时存储。
关键词：高速采样,高速存储,NAND FLASH
参考文献
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语音信号采集与回放系统的设计 篇6
在现实世界中,人们所面临的主要是各种各样的模拟信号,数字化的信号处理已经在实际中显示出巨大的优越性,而在对语音信号处理完成后,为了方便人们的收听,必须将数字信号还原成模拟信号。本文就是使语音信号通过模/数转换电路CPLD以及数/模转换电路,完成语音信号的采集与回放。
语音处理系统的组成框图如图1所示。由于在实际中语音输入电路与语音输出电路均已集成,所以关键在于设计A/D转换电路,D/A转换电路以及CPLD的编程。
1 语音基础知识
声音的三个要素是:音调、音强、音色。人耳对25—22 000 Hz的声音有反应。人们谈话大部分有用的和可理解的信息的能量是300 Hz到3 400 Hz。根据NYQUIST准则,A/D转换采样速率至少是信号最高频率的两倍,因此最小的采样频率应该是6 800 Hz,实际中采用的频率略高一点,达到8 kHz。
2 语音信号处理系统的硬件设计
本语音信号处理系统的硬件部分主要包括时钟电路、A/D转换电路、CPLD芯片与D/A转换电路等几部分,硬件原理图如图2所示。
2.1 时钟电路
在本系统中,采用16.384 MHz晶振作为原始的时钟信号,并采用计数器74LS163实现二分频、四分频、八分频、十六分频,从而得到所需要的时钟信号。
2.2 A/D转换电路
在本实验中,采用并行模数转换器ADC0809,并辅以与门芯片74HC08作为在XC9536的控制下形成A/D采样电路。在电路中,XC9536的XCS与XWR相与后接在了ADC0809的ALE和START端,XC9536的XCS与XRD相与后接在了ADC0809的OE端,ADC0809的EOC信号同自身相与后输出至XC9536的XINTR端。
2.3 D/A转换电路
AD558芯片是8位并行D/A转换器,片内含有输出运算放大器,高精度参考电源。当CE和CS同时为低电平时,通过数据总线读入数据并将转换结果转换输出。把AD558芯片14脚和15脚连接,输入数字量00H-FFH对应16脚VOUT电压输出量程0 V～2.56 V。
2.4 CPLD硬件设计
本系统的逻辑控制采用XC9536芯片。XC9536是美国Xilinx公司一款早期的CPLD芯片,采用Flash工艺,内部有36个宏单元,可用管脚34个,可在线编程,具有性价比高等优点。
3 语音信号处理系统的软件设计
软件设计是关键:它是整个数字信号处理系统的控制中心,负责完成A/D的控制,同时将A/D转换出的电压信息通过D/A接口电路将话音信号还原,最终在喇叭上表现出来。
通过对ADC0809时序和电路的综合考虑,将整个控制过程分成4个步骤状态:S0、S1、S2、S3,各状态的动作方式如下:
状态S0:XCS=1、XWR=1、XRD=0(由控制器发出信号要求ADC0809开始进行模/数信号的转换)。
状态S1:XCS=0、XWR=0、XRD=0 (ADC0809进行转换动作,转换完毕后NINTR将低电位升至高电位)。
状态S2:XCS=1、XWR=0、XRD=1(由控制器发出信号以读取ADC0809的转换资料)。
状态S3:XCS=0、XWR=0、XRD=0(由控制器读取数据总线上的数字转换资料)。
由上述的四个状态可以归纳出整个控制器的动作功能有:
负责在每个步骤送出所需的XCS、XWR、XRD控制信号。
在状态S1时,监控XINTR信号是否由低变高,以便判断转换动作是否结束。
在状态S3,读取转换的数字资料。
XC9536的程序流程图如图3所示。
4 结论与展望
通过音频线对本系统输入语音信号,则可以在喇叭处听到比较清晰的语音,说明设计基本合格,也与设计分析相符合。本系统如果能够进一步采用抗混叠滤波器以及平滑滤波器,或者采用专用的语音处理芯片(如AIC23),会得到更好的效果。
摘要：随着现代集成电路与可编程芯片的不断发展,语音信号的数字化处理应用越来越广泛。提出了一种由并行模数转换器ADC0809、复杂可编程逻辑器件XC9536与并行数模转换芯片AD558等构成数字化语音信号的采集与回放系统。
关键词：模数转换器,数模转换器,复杂可编程逻辑器件
参考文献
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局部放电信号采集与模式辨识技术 篇7
局部放电水平是评估高压电器绝缘状态的重要技术参数, 它不仅反映绝缘状态, 而且可以估算出电器设备绝缘的剩余寿命。高压电器 (气) 设备局部放电研究结果表明, 在各种各样的局部放电条件下, 均具有快速上升前沿的局部放电脉冲激励的电磁波在介质中传播, 微小的火花和电晕放电伴有离子化通道的扩展, 随即产生声波, 同时, 也伴随着被激励的分子的发光及其化学反应产物。原理上讲, 任何一种现象都可以用来作为揭示和描述局部放电的本质。但是, 由于高压电器结构特点和制造工艺的复杂性, 使得其结构缺陷和绝缘介质杂质存在具有不确定性, 而导致绝缘系统中发生电场畸变的不确定性, 亦即发生局部放电故障的随机性, 即使相同的电场畸变 (缺陷) 在高压电器中的不同位置引起的局部放电特征也不相同, 给局部放电故障的诊断、监测、定位和辨识造成很大的困难[1,2]。
由于高速数字化信号采集技术及其检测设备的发展, 可实时监测、记录和存储高压电气设备运行参数[3], 提高局部放电信号在线可测性, 运用相应理论方法对局部放电信号分析处理, 可以有效地推断高压电器设备绝缘缺陷属性、故障位置和介质劣化程度, 为综合评价电力设备运行状态和绝缘性能提供了可能[4]。在详细阐明局部放电信号采集方法的同时, 对人工智能方法和理论在局部放电故障诊断、定位、辨识和预报技术及实践进行了论述。
1 局部放电信号采集技术
根据局部放电产生的物理化学本质, 局部放电信号采集技术或方法也就出现了非电气方法和电气检测方法。
(1) 局部放电信号的非电气采集方法
局部放电非电检测法包括光学、化学和机械的方法。
光学检测方法是基于对气体放电时, 由各种各样的电离、激发、复合过程产生的光子的检测。发射光子的数量与光的波长一样依赖于气体介质、气体压力和电场强度。在极短的时间内发生局部放电时产生的光子数量通常与被激发的原子或分子的数目有关。检测局部放电的光输出测量方法是所有诊断技术中最敏感的。因为一个光电倍增管可以测到甚至一个光子的发射。但是由于射线会被气体、绝缘支撑件等强烈地吸收, 而且会有“死角”出现, 并且由壳体内壁光滑而引起的反射所带来的影响, 故灵敏度还不高。声测法即是利用局部放电而引起的外壳震动, 这种震动加速度是很微小的, 必须用灵敏的检测仪器进行检测, 如采用加速度传感器、超声波探头等。传感器与设备的电器回路无任何联系, 因此, 环境电磁干扰不影响声测法的灵敏度。
自由导电粒子在电场作用下跳动并撞击外壁而产生的声信号较电极尖突局部放电产生的声信号强, 所以声测法更有利于检测自由导电粒子的存在。局部放电会引起气体的分解, 其分解物随着局部放电量的不同而不同。故可以通过测量局部放电引起的气体分解物的含量, 进一步分析局部放电的特性。但是由于气室中的吸附剂和干燥剂可能会影响化学方法的测量[5]。另外断路器动作时产生的电弧亦会影响测量结果, 同时短放电脉冲不一定产生足够的分解物。因此化学方法的灵敏度不高, 但是化学方法对很小的气室来说是一种有价值的诊断手段。
(2) 局部放电信号的电气采集方法
外被电极法就是用贴在气室外壳上的电容电极耦合来探测气体绝缘电器内部局部放电在导电芯上引起的电压变化, 如GIS。优点是结构简单, 容易实现, 但是最小检测量受到地线影响。在绝缘子或绝缘支撑件上预埋电极作为检测探头进行局部放电的测量。因预埋电极处于气室内, 所以抗干扰能力强, 灵敏度高。但是传感器探头必须事先埋设在支撑绝缘子里, 必须在制造时预先埋设电极, 同时必须保证预埋电极对绝缘子的绝缘性能无任何影响和不改变其原来电场分部为前提。
(3) 超高频法 (UHF)
常规测量法用于局部放电在线检测时, 要么是干扰信号缺乏辨识依据, 要么是影响电器设备的正常运行或兼而有之。超高频法属于电气测量法, 但是与常规的电测法不同。常规的脉冲电流的测量频率为40kHz～1MHz, 而超高频法的测试频率为300MHz～3GHz。脉冲电流法将试品 (GIS) 看作一个集中参数的对地电容, 每发生一次局部放电时, 试品电容两端产生一个瞬时的电容变化, 通过耦合电容在检测阻抗上产生一个脉冲电流。而超高频法将试品 (GIS) 看作同轴传输线, 局部放电产生的短脉冲在同轴线中传播。在超高频法中, 传感器并非起电容耦合作用, 而是作为接受超高频信号的天线, 所以超高频法的检测法与脉冲电流法的原理截然不同[6]。
2 气体局部放电信号模式辨识
局部放电过程发生的物理化学现象具有不同的时空表现形式, 每一种形式都可以表述局部放电现象, 以揭示局部放电现象与电场畸变之间的内在联系[7]。不同类型的高压电器, 不同种类的测试技术, 不同的信号处理方法, 应该选择不同的局部放电表现形式作为基本量, 以便对局部放电发生、发展及其相关性进行分析研究。
用于描述局部放电故障模式辨识系统的一组与分类有关的参数就是该辨识系统的特征量。特征量提取的基本任务是如何从系统的诸多特征中找出那些最有效的特征量及研究如何把高维特征空间压缩到低维特征空间以便有效地设计分类器。
上世纪90年代, 模式辨识方法开始应用于局部放电类型的辨识, 以代替放电谱图的目测判断。显著提高了辨识的科学性和有效性。模式辨识理论正在朝着智能化的方向发展, 即增强系统的自适应能力、学习能力以及容错能力等[8,9]。
模式辨识的目的就是在于面对某一具体事物时, 将其正确地归入某一类。对具体的个别事物进行观测得到的具体时间和空间分布的信息即模式。基于统计方法的局部放电模式辨识系统由4个部分组成:
(1) 局部放电信号采集
为了实现计算机对不同种类的局部放电进行分类辨识, 要用计算机可以运算的符号来表征所研究的对象, 通常输入对象的信息有3种:
①图像信息, 如局部放电信号的“指纹”和灰度等。
②波形信息, 局部放电信号波形的时频信息等。
③物理参量和逻辑值。
通过测量、采样和量化, 用矩阵或向量描述局部放电信号基本特征。
(2) 预处理
预处理的目的是消除噪声, 加强有用的信号, 并对输入测量仪器或其他因素所造成的退化现象进行复原。
(3) 特征提取和选择
为了有效地实现分类辨识, 需要对原始局部放电数据 (信号) 进行某种变换, 将在维数较高的测量空间中表示的模式变为在维数较低的特征空间中表示的模式。
(4) 分类决策
分类决策就是在特征空间中用统计方法把被辨识对象归为一类。基本做法是在样本训练集基础上确定某个判别规则, 使按这种判别规则对被辨识对象进行分类所造成的错误辨识率最小或引起的损失最小。
神经网络是一种具有大量连接的并行分布处理器, 它具有通过学习获得知识并解决问题的能力, 其知识是分布存储在连接权 (对应于生物神经元的突触) 中, 而不是象常规计算机那样按地址存在特定的存储单元中。人工神经网络可以充分利用其对实例进行训练、联想记忆、模式匹配的功能, 以实现特征输入到模式输出的映射, 其映射体现高度的非线性, 适宜于解决复杂的非线性模式辨识问题。局部放电信号是一种快速暂态随机过程, 应用计算机记录并存储局部放电信号, 然后对一个或多个实验周期的局部放电信号进行统计, 可以得到各种局部放电信号的特征谱图, 该谱图可以比较全面地描述局部放电的一般特性。不同的绝缘缺陷会导致不同类型的局部放电, 其特征谱图也不相同, 故可以实现局部放电故障的诊断、监测、定位和辨识。
分形几何是研究自然界中常见的、不规则的、支离破碎的形体表现及其内在规律的非线性科学[10]。其研究对象主要是一类具有“自相似性”、“自仿射性”的分形体, 其分形度量为维数。分形理论在局部放电分类辨识中的应用主要体现两个方面:一是利用分形原理从背景噪声中高性能地检测出被测信号 ;二是利用分形压缩技术, 对局部放电放电信号进行压缩和特征提取, 实现对局部放电源的分类。
判断电器设备是否发生局部放电, 常用“指纹”诊断法, 即根据局部放电的放电量q、局部放电发生的工频电压相位φ及每秒内的放电次数n, 绘制出φ-q-n谱图, 得到局部放电“指纹”, 将其与样本“指纹”对比进行判断。用人工神经网络辨识局部放电可以提高辨识的可靠性, 但对于φ-q-n谱图提取的特征量少则十几个, 多则几百个, 使得人工神经网络的输入较多, 神经元较多。分形压缩 技术可 以把局部放电模式压缩和特征提取结合在一起, 利用这一特点, 能够储存局部放电信号的立体坐标信息, 附加一个定义域值, 很容易提取φ-q-n模式中局部放电脉冲固有的特征信息。分形压缩技术能提供可比较的压缩比率、高保真度, 相对于其他的压缩方案, 很容易解码, 正是因为这些特点, 分形压缩技术可以用于局部放电模式分类。
3 结束语
局部放电信号采集与模式辨识是多学科相互交叉、相互渗透的综合技术, 它将人工智能、信号处理、模式辨识、神经网络以及小波技术用于高压电器绝缘的局部放电信号采集、分析、处理和模式辨识, 具有广阔的应用前景, 随着信息采集技术的进步和人工智能水平的提高, 会给高压电器的局部放电故障诊断、定位、辨识和预报技术注入新的内容和活力。
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电网谐波监测信号采集模块的实现 篇8
关键词：谐波监测,信号采集,锁相环硬件跟踪技术
1 引言
采集模块共有两个任务: (1) 信号采集, 通过LPC2138的内部A/D, 采集电网的电压, 电流信号; (2) 谐波参数计算, 利用FFT算法对A/D转换出来的数据进行处理, 从而得到各相电网谐波分析。
2 信号采集部分
本文信号采集部分在软件方面采用64点FFT算法分析谐波成分;其难点在于电网的电压和电流信号的实时采集, 本文采用了硬件锁相技术实现了同步采集。
2.1 软件实现部分
为了能够在信号的一个周期中采到固定的点数, 其A/D转换主要由中断0的下降沿触发。中断0的外部信号由硬件锁相环电路提供, 这样保证了一个周期内采64个点, 数据采样值的读取在每路转换后进行, 存在不同的数组中, 以便以后调用。转换中断的处理过程如图1所示。
2.2 锁相环硬件跟踪实现部分
由于在交流采样中, 交流电力参数的频率并不是固定不变的, 电力系统的频率正常波动范围是49.5Hz-50.5Hz[1], 如果按照50Hz工频计算电压和电流的有效值, 则不能保证采样的N点在一个周期内, 会造成很大的计算误差。为了使采样频率跟上输入信号频率的变化, CPU必须清楚当前输入信号频率的变化情况。因而, 在每次交流采样时要实时监测输入信号的频率变化情况, 并对所测的频率进行实时跟踪, 确保采样频率与信号频率同步。
硬件同步的基本原理是:锁相环路中压控振荡器的输出经过分频器分频, 变成一种接近输入同步基频的参考脉冲。用锁相环路来控制采样的定时和速率, 以达到同步采样的目的。原理如图2所示。在相位比较器的输入端直接跟输入同步信号进行比较, 相位比较器的输出是比例于参数信号和输入同步信号之间的相位差的直流分量, 用于控制压控振荡器的振荡频率, 当达到锁相状态时, 即可实现同步采样。其优点在于微处理器摆脱了对同步采样的干扰, 且能实时地跟踪采样。跟软件同步采样法相比, 虽然这种方法确实增加了硬件开销, 但是大大减少了软件的工作量, 并且可靠性和误差特性都要比前者好。
由于要在一个基频周期内采样64点, 所以采样信号的频率要是基频的64倍。本系统的硬件锁相环路为图3所示。
其工作原理就是把输入的工频信号经过滤波, 再通过过零比较器整形为方波信号后输入CD4046, 通过CD4046分频然后把锁定后的倍频信号输入CPU的中断, 利用下降沿方式触发中断。在中断中对输入的模拟量进行AD转换, 这样保证了在一个变化周波采2N个点, 提高了采样的精度, 可以保证一大部分的计算量由硬件电路实现, 减少了CPU的运算量, 提高了实时性。图3是利用锁相器件CD4046和分频器件CD4040构成的锁相环路。
3 谐波参数计算部分
FFT广泛应用于离散信号的数字信号处理, 它完成时域信号到频域信号的转换。
3.1 FFT算法的基本思想
N点FFT运算可以分成LOGN2级[2], 每一级都有N/2个碟形。FFT的基本思想是用3层循环完成全部运算 (N点FFT) 。
第一层循环:由于N=2m需要m级计算, 第一层循环对运算的级数进行控制。
第二层循环:由于第L级有2L-1个蝶形因子 (乘数) , 第二层循环根据乘数进行控制, 保证对于每一个蝶形因子第三层循环要执行一次, 这样, 第三层循环在第二层循环控制下, 每一级要进行2L-1次循环计算。
第三层循环:由于第L级共有N/2L个群, 并且同一级内不同群的乘数分布相同, 当第二层循环确定某一乘数后, 第三层循环要将本级中每个群中具有这一乘数的蝶形计算一次, 即第三层循环每执行完一次要进行N/2L个碟形计算。
3.2 本系统倒序FFT算法的研究与设计
FFT算法通常将时域上采集的原始数据倒位序存储, 最后按正常顺序输出结果X (0) , X (1) , ..., X (k) , ...。假设一开始, 采集的原始数据存放在数组float d a t a R[6 4]中, 将下标i表示为 (b5b4b3b2b1b0) b, 倒位序存放就是将原来第i个位置的元素存放到第 (b0b1b2b3b4b5) b的位置上去。由于C语言的位操作能力很强, 可以分别提取出b5、b4、b3、b2、b1、b0, 再重新组合成b0、b1、b2、b3、b4、b5, 即是倒位序的位置。程序段如下:
3.3 电压、电流的有效值计算
根据以下公式计算出
式中uk为时域上的N个离散采样值, 本系统中N=64, K表示谐波次数。
3.4 电压总畸变率、偶次畸变率、奇次畸变率的计算
由FFT分析中可以测出电压各次谐波的幅值[3], 17次以上的高次谐波对基波的影响较小, 所以只分析2～17次谐波。电压总畸变率可以通过以下公式求出。
式中, 为谐波电压含量, H取奇数时为奇次谐波畸变率, 取偶数时为偶次谐波畸变率。
4 现场应用情况
根据本文设计的系统的监测仪已经在保定供电局得到了广泛的应用, 用于监测各大工厂的谐波情况, 从而及时了解谐波情况, 并及时反馈信息, 从整体上改善了电网的电能质量。
5 结论
信号采集模块是谐波监测仪的主要和核心部分, 本文进行了详细地阐述。硬件锁相频率跟踪技术的应用, 实现了实时信号采集;FFT算法可以准确地得到各次谐波的幅值。根据本文的方案设计的谐波监测仪, 已经成功地得到了应用。有助于供电公司及时掌握各大工业的谐波情况, 及时进行处理, 改善电能质量, 一定程度上有助于国民经济的发展。
参考文献
[1]曾敏辉, 唐柏林.电力系统频率跟踪方法探讨[J].电工技术应用.2007;6:29-29
[2]潘峰, 王震宇.电力系统中电参数的高精度测试[J].电气电子教学学报.2002;24 (4) :38-41
